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用户37223 2010-3-7 22:22: 写verilog就是要简单; 写 verilog 就要要简单。因为 verilog 是要表达实际的电路设计的，只要能表达设计意图，使用的语法越简单越好。简单意味着出错机会少、容易理解、不容易误 ...; 2189 4 0 4

用户37223 2009-10-25 00:07: 关于parallel_case和full_case的使用; 总是想写点东西，区分一下synopsys parallel_case和full_case的使用方法，今天就写一点吧。在写RTL的时候，常常会用到CASE语句，但是case语句实际综合后，产 ...; 6424 5 3 8

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