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用户419742 2016-6-16 11:06: 【博客大赛】cache，你给我听话点; 在上一篇“ 为什么程序越优化越慢? ”里，详述了程序指令在cache里发生冲突后另运行效率变的完全不可预测的问题，并提出了两种将不老实的cache变乖的良方。 ...; 1919 11 1 12

nios 博客大赛 cache

用户419742 2013-5-14 20:57: [博客大赛]程序为什么越优化越慢？; 正在开发一个基于Nios II内核的项目，使用的开发环境是nios for eclipse，编译器是GCC，整体功能实现后，开始优化速度。默认没有开启gcc的优化选项，一 ...; 1385 13 4 17

nios 博客大赛 cache

用户419742 2012-6-13 21:33: 再诡异的现象背后可能只是一个傻x的低级错误——谈调试心态; 今天调试一个小模块，FPGA的24号引脚作为输入端，在此引脚上外部给一个恒定的0电平，理论上程序应该一直读为0电平，在开机的前10s，程序内部读 ...; 1567 13 2 15

调试

用户419742 2012-6-2 20:07: 【博客大赛】马克思教我们优化时序之补全if else; 时序优化中重要的一项就是提高模块的最高工作频率，工作频率由关键路径决定，通常的提高工作频率的步骤是：利用时序分析工具找到关键路径，分析关 ...; 2154 11 6 17

博客大赛 fpga

用户419742 2012-5-24 21:09: 【博客大赛】TimeQuest约束外设之诡异的Create Generated Clocks用法; 最近在altera FPGA里设计一个外设的驱动模块，模块本身逻辑很简单如下图所示，但是模块和外设之间的时序约束问题搞的很头疼,今天先讲讲总结的一些Timequest ...; 3165 14 3 17

timequest 博客大赛

用户419742 2012-5-18 20:45: 【博客大赛】TimeQuest之delay_fall clock_fall傻傻分不清楚; 这篇我想分享一个之前在用TimeQuest约束双边沿模块的input delay时犯得一个错误，有人看了可能会觉得傻傻的，什么眼神，delay_fall和clk_fall怎么 ...; 2740 13 0 13

timequest 博客大赛

用户419742 2012-4-27 21:10: 【博客大赛】换位思考多周期约束（下）; -------------------------------------------------------------------------------------------------------------------- 由于博客字数所限，全文上 ...; 3029 11 0 11

timequest 博客大赛

用户419742 2012-4-27 09:46: 【博客大赛】换位思考多周期约束（上）; 在开篇前先推荐两篇文档，一篇是altera的官方文档 Appling Multicycle Execptions in the TimeQuest Timing Analyzer ，另一篇是riple兄很早之 ...; 2640 14 2 16

timequest 博客大赛

用户419742 2012-4-19 20:32: 【博客大赛】【原创】三段式状态机的思维陷阱; 用三段式描述状态机的好处，国内外各位大牛都已经说的很多了，大致可归为以下三点: 1.将组合逻辑和时序逻辑分开，利于综合器分析优化和程序 ...; 6213 9 9 18

博客大赛状态机

用户419742 2012-3-8 20:47: 【博客大赛】【原创】TimeQuest约束外设之ddio的潜规则; 最近调试了下altera里的ddio模块，在Timequest约束ddio_out输出时，遇到了一个其实不算是问题的问题。 ddio_out模块如图1所示。 ...; 3651 10 3 13

timequest 博客大赛

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