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封装技术开发要点：不同模型下的瞬态响应分析 在封装开发中，如何正确使用数据表的热特性参数以做出设计决策经常存在一定的误区。之前我们讨论了稳态数据和瞬态数据的解读与多输入瞬态模型，今天我们将继续分析各种模型下的瞬态响应。 多结器件和瞬态响应 上一部分中提到了多输入瞬态模型。正如热系统的稳态描述一样，也可以构建多结器件的瞬态描述。如果遵循矩阵方法，唯一区别是矩阵的每个元素都是时间的函数。对于器件中的每个热源，都会有一条“自发热”瞬态响应曲线；对于系统中的每个其他关注点，都会存在一条“相互作用”瞬态响应曲线。 在同样的限制性假设的约束下，线性叠加和互易原理仍然适用。也就是说，系统中任何一点的时变响应都可以被视为其对每个独立热源的响应的线性叠加，就好像每个热源都是单独供电的，并且独立于其他热源。此外，互易定理的不太直观的真实性适用于时域：也就是，网络中点“A”处的（恒定）热量输入在点“B”处引起的瞬态响应，与点“B”处施加的相同量热输入在点“A”处引起的瞬态响应完全相同。因此，在矩阵描述中，关于主对角线的对称性仍将存在。互易定理的最大影响也许体现在实验上：实际上，只需要测量所有可能相互作用热瞬态响应的一半就行。 电路 仿真器 描述 Cauer 模型的数学响应所需的代数非常麻烦，若没有电路仿真器，这种模型几乎没有用处。因此，如果只有 Cauer 模型可用的话，那么电路仿真器是必不可少的。当然，如果有电路仿真器，电路就是电路，因此很明显，Cauer 阶梯和 Foster 阶梯可以同样容易地进行分析。事实上，对于单输入网络，整体方法并无区别，只是网络连接和元素值等细节有区别。 对于多输入网络，Cauer 网络非常简单（参见图 9）。回想一下，Cauer 网络是在具有物理意义的某些前提下导出的，各种可能的热源之间的相互作用会被构建到网络本身的拓扑结构中。对于每个热源的热量输入，将有 电阻 和 电容 “自动”提供正确的相互作用响应；互易和叠加是该方法的必然结果。只需将接地电容 Cauer 模型以及原理图中明示的所有节点和互连输入仿真器，任务就完成了。 图 9. 在电路仿真器中实现多输入 Cauer 网络 多源 Foster 模型在电路仿真器中的实现更加复杂，具体如何完成将取决于可用仿真器的特性。Foster 模型不过是瞬态响应曲线的数学拟合示意图，因此特定“自发热”Foster 阶梯中的电阻和电容不会与任何相互作用网络中的电阻和电容相关；即使我们可能知道两个热源之间有许多潜在的共同热路径，这两个热源的自发热 Foster 阶梯元件之间也不会有任何相关性。此外，根据 Foster 阶梯的推导方式，甚至模型中各种曲线的时间常数也可能不一致！同样，根据 Foster 阶梯的推导方式，甚至可能存在“负”幅度。显然，如果 Foster 表示中出现负幅度，电路仿真器必须允许负电阻。或者，仿真器必须提供一种编程方法，以从一个节点的响应中减去另一个节点的响应，从而从正子电路构造负贡献。类似地，为了在电路仿真器中实现多输入 Foster 模型，必须小心地故意创建“求和”节点，以在整体模型的各个原本独立的自发热和相互作用加热部分之间实现线性叠加原理。如果电路仿真工具不能提供足够的功能来完成这些任务，基于电子表格的实现方案将是最佳的替代选择。图 10 显示了可能的步骤。 图 10. 在电路仿真器中实现多输入 Foster 网络 电子表格模型 如前所述，Cauer 模型基本上需要一个电路仿真器，甚至单输入模型也需要。然而，对于 Foster 阶梯，电子表格工具可以方便地实现单输入和多输入模型。这因为 Foster 模型在数学上非常简单，电子表格可以毫不费力地引入叠加。例如，考虑一下用 Microsoft Excel 编写单输入 Foster 阶梯的恒定功率瞬态响应的简便性。假设将如下含义赋予电子表格中的某些单元格： 单元格 A1 是功率水平 单元格 B1:B10 是幅度 单元格 C1:C10 是时间常数（其中 C1 是 B1 幅度对应的时间常数，以此类推） 单元格 D1 是恒定功率步进开始后的时间 那么计算时间 D1 时的温升的 Excel 公式为： 虽然没有必要，但也可以注意到，通过使用 Excel 的名称功能和明智地使用绝对引用与相对引用表示法，我们可以使该公式更容易记忆，并且易于复制到不同位置，以便计算许多不同时间的结果。修改前面的例子；用 Foster 型幅度和 tau 表示的单脉冲发热曲线的数学表达式为： （公式23） 定义名称 功率 $A$1 幅度 $B$1:$B$10 tau $C$1:$C$10 时间 D1 现在我们可以使用更具可读性的公式： 例如，如果该公式被输入单元格 E1，则可以将其复制到单元格 E2 至 E100，从而产生单元格 D2 至 D100 中每个时间的时间响应。还可以利用 Excel 的表格功能，从单个公式创建一个包含许多值的表格 4。 由于引入了时变功率输入，并且引入了多个热源，情况显然变得更加复杂，但对于数量相对有限的输入和时间步进，这仍然是可管理的。方法已在前面说明（图 3 给出了示例），但有以下调整：(1) 任何关注点处的温度是都是全部热源在该点引起的响应的叠加；(2) 每当任何热源的功率输入改变时，必须创建一个新的时间“步进”，哪怕在该时刻所讨论的点的功率没有变化。 RC 模型和短时瞬态响应 对于那些不熟悉 Excel 中“数组”公式的人来说，前面的示例用紧凑的表示法完成了一些非常强大的运算。首先，数组语法本身的使用告诉 Excel 依次对范围中的每个单元格执行相同的计算；由于在所识别的两个数组中每一个数组有 10 个单元格，因此产生 10 个并行计算结果。这意味着代表 10 个幅度和时间常数的 10 个不同项是一起计算。其次，公式周围的大括号 {} 表示公式实际上是用 Ctrl-Shift-Enter 按键输入电子表格的，而不是普通的 Enter 按键。这告诉 Excel，我们希望它返回所有可用的数组结果，无论分配给公式的单元格有多少。然而，这里不需要单独查看所有 10 个结果，但是我们仍然希望访问所有结果，即使只有一个单元格是公式结果的目标。因此，最后我们使用 SUM 函数来告诉 Excel 将这 10 个单独的结果相加，而不是只报告我们为公式位置选择的单个单元格中的第一个结果。 可以在数学上证明，当时间尺度短于其最快时间常数时，RC 模型的瞬态响应将变成与时间成比例。如果 (1) 关注的时间尺度略大于最快时间常数，或者 (2) 已知随时间的线性响应对于所考虑的系统是合适的，这将不是问题。然而，正如随后将讨论的，对于许多半导体器件，存在一个时间范围，在该范围内“表面发热”的概念非常接近真实的热物理。在表面发热中，器件瞬态响应与时间的平方根成正比，而不是与时间呈线性关系。现在，一个正确构建的 RC 模型能够以极高的精度遵循这种平方根行为，但仅针对大于模型最短时间常数的时间尺度。因此，只要使用 RC 模型，就必须考虑最短时间常数是否足够快以满足分析的需要。对于 Foster 阶梯，最快时间常数是确切知道的。对于 Cauer 阶梯，可以类似方式获得对最快时间常数的良好估计，即最接近结的 RC 对的乘积。在任何情况下，如果最短合法时间常数不小于目标最短时间尺度，尤其是在微秒到毫秒的时间尺度上，那么在解释 RC 模型结果时应格外小心。当平方根模型合适时，如果使用线性模型，则由该模型预测的温度变化会发生得太慢，这可能导致严重低估最高结温。 考虑到这一点，下表列出了相同 D2pak 器件在两个不同热 测试板 上的 RC 模型。对于每个测试板，下表同时给出了 Cauer 网络和 Foster 网络。应该强调的是，这些 Foster 网络实际上是相应 Cauer 网络的精确数学等价物。通过下表可以明白前面讨论中涉及的许多概念。 表 1. RC 网络（“R”值单位为°C/W；“C”值单位为 J/C；“tau”单位为秒） 注意：粗体元素代表网络中与封装最密切相关的部分；其余元素代表环境。按时间常数的升序列出的 Foster 梯级提供了一个粗略但不完美的等价模型，因为快速响应梯级必然会对曲线的短时间（因此封装）部分产生最显著的贡献。然而，正如前面所强调的，Foster 梯级内节点的确切位置没有直接的物理意义，与 Cauer 电阻的任何表面相关性纯属巧合。 第一，这些网络的最快时间常数是 2.98E-7 s（在 Foster Tau 列中精确给出）。此值的近似值是 Cauer 网络中最靠近结的 RC 乘积，即 C_C1 乘以 R_R1，结果为 3.66E-7 s。第二，为方便起见，Foster 阶梯的梯级按时间常数的升序列出，但很明显，其 R 与 Cauer 网络的“相应”梯级的 R 没有很好的相关性。第三，从阶梯的短时间末端开始，两个测试板的模型相同。也就是说，对于单脉冲发热响应，一开始只有封装重要，经过一段时间后，热量才开始从封装传入测试板，环境才会影响响应。 图 11. 基本方波 使用 Foster RC 模型的周期波形 上面已经讨论了方波占空比曲线，它们通常由前面的简单公式 22 得出。然而，给定单脉冲瞬态曲线的 RC 模型（特别是幅度/时间常数 Foster 表达式），可以推导出无限列等方脉冲的精确闭合形式解。我们将简单给出其中的几个解，并说明如何应用它们（参见 AND8219/D）。给定 n 级 RC 模型的单脉冲发热曲线公式，如公式 23 所示，我们得到以下结果： 占空比 d、开启时间 a 的简单方波列的波峰 （公式24） 简单周期方波列的波谷 （公式25） 注意，波形的开启时间、周期和占空比通过等式 a = p·d 相联系。当将开启时间绘制在 x 轴上，占空比用作曲线参数时，公式 24 产生之前在图 5 中看到的占空比曲线族，其基于拟合原始 R(t) 单脉冲发热曲线的 Foster RC 电阻模型。事实上，如果 RC 模型拟合良好，则从等式 24 导出的占空比曲线将比从更近似的公式 22 导出的曲线更精确（可能的例外是，如果占空比值非常小，并且开启时间小于最小 RC 时间常数，我们可能面临与前面讨论的时间平方根相关的相同限制）。买电子元器件现货上唯样商城 当重复单个脉冲时（图 11），很明显，波峰出现在“开启”时间的末端，波谷出现在“关闭”时间的末端（即每个“开启”时间的开始处）。此外，当仅重复单个方脉冲时，如果只关心波峰和波谷，则脉冲在周期内的位置并不重要。事实上，为方便起见，前面的这些公式是在假设每个脉冲的“开启”时间从每个周期的开端开始的情况下推导出来的。 然而，如果我们对这个问题稍作拓展，并允许单个方脉冲位于周期内的任意点，那么可以推导出一些更强大的公式。对于以下公式，图 12 定义了周期长度 p 内广义方脉冲的参数。所有时间都是相对于一个周期的开始。 图 12. 广义方波 经过无限次相同周期后，以下三个公式描述了所示范围对应的温度响应形状： 良好（可计算）仅适用于 0 ≤ t < b （公式26） 良好（可计算）仅适用于 b ≤ t < a （公式27） 注：如果 t = 0 且 b = 0，就得到公式 25 a （公式28） 注：如果 t = a 且 b = 0，就得到公式 24 对于这些公式，“可计算性”限制是一个实际问题，当正自变量出现在各种分子的指数项中时就会出现。还要注意，这些公式描述了响应曲线，但尚未考虑所施加脉冲的功率水平。我们将关于脉冲功率的考虑推迟到下面的公式中，它现在表示了以相同频率出现的任意数量方脉冲的完全一般化叠加，所有方脉冲都位于时间段 p 的相同周期内： （公式29） 现在，假设我们将周期分解为一系列方边脉冲——此过程已在前面的非周期波形示例中说明，那么公式 29 允许我们预测任何复杂周期性功率的“稳态”瞬态行为。“稳态”瞬态响应指的是在无限多次相同周期发生后，一个典型周期的温度响应曲线的形状。现在必须强调一点：在不知道曲线细节的情况下，无限重复单脉冲的“峰值”和“谷值”温度是可以预测的（即公式 24、25），但这对于一般的周期波形是不可能的，即使该波形是几个方形子脉冲的相对简单的组合也不行。考虑以下示例，将图 13 的周期性功率输入应用于表 4 给出的 RC 模型。 表 2. 3 脉冲示例的 RC 模型 图 13. 3-脉冲周期性输入 三个独立方脉冲构成重复模式，将公式 26、27 和 28 应用于各脉冲的相应部分，并应用公式 29 来计算其叠加效应，我们得到以下温度响应： 图 14. 3-脉冲周期示例稳态瞬态响应 让这个例子特别有意思的是，峰值温度出现在第二脉冲的末端，该脉冲的功率较低，甚至在它与该周期中紧接在它之前的较高功率脉冲之间有一个零功率的小间隙。由于知道单脉冲响应与功率成正比，并且峰值温度总是出现在方脉冲的末尾，人们可能很容易忽略这里展示的可能性。换句话说，对于广义周期波形，即使它仅由少量方形子分量构成，人们也能很好地计算整个周期范围内的响应，而不仅仅是一些“明显”点的响应。 表面发热、时间平方根和短时瞬态响应 在大多数热瞬态测试中，实验数据最早可在 1E-5 s（10 微秒）时获取。但在大多数情况下，由于电气开关瞬变，测试器件的数据获取时间是不一致的，最晚可达 1E-3 s。即使测量一致性出现在更早时间，但在 1E-4 s 之前的时间，结果也很少可靠。事实上，与预期理论行为相对应的测量信号通常要到 3E-4 s 和 1E-3 s 之间才会出现。导致这种相关性的因素主要有两个：器件中的电瞬态效应和芯片几何效应。 更具体而言，芯片厚度和实际有效受热面积会影响理论行为。对于短时热瞬态行为，最简单的常用理论是表面发热模型。它假设恒定功率、一维热流，产生的结果是表面温升与发热时间的平方根成比例。 正因如此，它常被称为“sqrt(t)”发热。sqrt(t) 发热的一个重要方面是，在对数-对数图上（参见图 2），这种发热“曲线”是一条直线，时间每增加 100 倍，温度（或热阻）上升 10 倍（sqrt(t) 正是由此而来）。因此，在对数-对数图上，它显示为 1:2 的斜率。这条理论直线的垂直位置由受热面积、芯片的材料特性以及与芯片受热表面邻接的材料决定。同样根据 sqrt(t) 理论，芯片越薄，热量越快到达硅的背面，然后便不再遵循 sqrt(t) 模型；因此，一半厚度的芯片将在四分之一的时间内结束其 sqrt(t) 行为。通常，我们认为对于 15 mil（380 微米）厚的芯片，理论行为应该持续到大约 1E-3 s，但是当厚度小到 10 mil（250 微米）时，理论行为将仅持续 4E-4 s；对于 7 mil（180 微米）厚的芯片，sqrt(t) 只能持续 2E-4 s。芯片厚度还与瞬态行为的另一“极端特性”直接相关，即达到局部稳态需要多长时间。在所有其他条件相同的情况下，15 mil 芯片达到局部稳态所需时间应该不超过 2.5E-3 s，7 mil 芯片所需时间应该不超过 5E-4 s。 另一方面，集总参数 RC 模型由于描述其行为的方程的指数性质，在接近最短时间时总是变成与时间呈线性关系。因此，如果时间小于最短时间常数，RC 模型必定无法近似模拟 sqrt(t) 行为。正如前面所讨论的，如果已知 sqrt(t) 行为是实际行为的合理近似，但 RC 时间常数不是以低于该范围的值开始，那么应将 sqrt(t) 模型直接用于短脉冲温度估计，否则将导致温度变化被严重低估。 下面的表格提供了对一维表面发热估计有用的定义和公式，以及半导体封装方面的一些典型材料特性值。 表 3. 一维表面发热公式和定义 其中： 表 4. 短时热响应的材料特性

浅谈新型微电子封装技术 前言 　　电路产业已成为国民经济发展的关键，而集成电路设计、制造和封装测试是集成电路产业发展的三大产业之柱。这已是各级领导和业界的共识。微电子封装不但直接影响着集成电路本身的电性能、机械性能、光性能和热性能，影响其可靠性和成本，还在很大程度上决定着电子整机系统的小型化、多功能化、可靠性和成本，微电子封装越来越受到人们的普遍重视，在国际和国内正处于蓬勃发展阶段。本文试图综述自二十世纪九十年代以来迅速发展的新型微电子封装技术，包括焊球阵列封装(BGA)、芯片尺寸封装(CSP)、圆片级封装(WLP)、三维封装(3D)和系统封装(SIP)等项技术。介绍它们的发展状况和技术特点。同时，叙述了微电子三级封装的概念。并对发展我国新型微电子封装技术提出了一些思索和建议。本文试图综述自二十世纪九十年代以来迅速发展的新型微电子封装技术，包括焊球阵列封装(BGA)、芯片尺寸封装(CSP)、圆片级封装(WLP)、三维封装(3D)和系统封装(SIP)等项技术。介绍它们的发展状况和技术特点。同时，叙述了微电子三级封装的概念。并对发展我国新型微电子封装技术提出了一些思索和建议。 　　2 微电子三级封装 　　微电子封装，首先我们要叙述一下三级封装的概念。一般说来，微电子封装分为三级。所谓一级封装就是在半导体圆片裂片以后，将一个或多个集成电路芯片用适宜的封装形式封装起来，并使芯片的焊区与封装的外引脚用引线键合(WB)、载带自动键合(TAB)和倒装芯片键合(FCB)连接起来，使之成为有实用功能的电子元器件或组件。一级封装包括单芯片组件(SCM)和多芯片组件(MCM)两大类。三级封装就是将二级封装的产品通过选层、互连插座或柔性电路板与母板连结起来，形成三维立体封装，构成完整的整机系统，这一级封装应包括连接器、迭层组装和柔性电路板等相关材料、设计和组装技术。这一级也称系统级封装。所谓微电子封装是个整体的概念，包括了从一极封装到三极封装的全部技术内容。我们应该把现有的认识纳入国际微电子封装的轨道，这样既有利于我国微电子封装界与国外的技术交流，也有利于我国微电子封装自身的发展。 　　3 新型微电子封装技术 　　集成电路封装的历史，其发展主要划分为三个阶段。第一阶段，在二十世纪七十年代之前，以插装型封装为主。包括最初的金属圆形(TO型)封装，后来的陶瓷双列直插封装(CDIP)、陶瓷-玻璃双列直插封装(CerDIP)和塑料双列直插封装(PDIP)。尤其是PDIP，由于性能优良、成本低廉又能批量生产而成为主流产品。第二阶段，在二十世纪八十年代以后，以表面安装类型的四边引线封装为主。当时，表面安装技术被称作电子封装领域的一场革命，得到迅猛发展。与之相适应，一批适应表面安装技术的封装形式，如塑料有引线片式裁体(PLCC)、塑料四边引线扁平封装(PQFP)、塑料小外形封装(PSOP)以及无引线四边扁平封装等封装形式应运而生，迅速发展。由于密度高、引线节距小、成本低并适于表面安装，使PQFP成为这一时期的主导产品。第三阶段，在二十世纪九十年代以后，以面阵列封装形式为主。薄膜多层基板MCM(MCM-D)，塑料多层 印制板 MCM(MCM-L)和厚薄膜基板MCM(MCM-C/D)。 　　3.1焊球阵列封装(BGA) 　　阵列封装(BGA)是世界上九十年代初发展起来的一种新型封装。 　　BGA封装的I/O端子以圆形或柱状焊点按阵列形式分布在封装下面，BGA技术的优点是I/O引脚数虽然增加了，但引脚间距并没有减小反而增加了，从而提高了组装成品率；虽然它的功耗增加，但BGA能用可控塌陷芯片法焊接，从而可以改善它的电热性能；厚度和重量都较以前的封装技术有所减少；寄生参数减小，信号传输延迟小，使用频率大大提高；组装可用共面焊接，可靠性高。 　　这种BGA的突出的优点：①电性能更好：BGA用焊球代替引线，引出路径短，减少了引脚延迟、电阻、电容和电感；②封装密度更高；由于焊球是整个平面排列，因此对于同样面积，引脚数更高。例如边长为31mm的BGA，当焊球节距为1mm时有900只引脚，相比之下，边长为32mm，引脚节距为0.5mm的QFP只有208只引脚；③BGA的节距为1.5mm、1.27mm、1.0mm、0.8mm、0.65mm和0.5mm，与现有的表面安装工艺和设备完全相容，安装更可靠；④由于焊料熔化时的表面张力具有"自对准"效应，避免了传统封装引线变形的损失，大大提高了组装成品率；⑤BGA引脚牢固，转运方便；⑥焊球引出形式同样适用于多芯片组件和系统封装。因此，BGA得到爆炸性的发展。BGA因基板材料不同而有塑料焊球阵列封装(PBGA)，陶瓷焊球阵列封装(CBGA)，载带焊球阵列封装(TBGA)，带散热器焊球阵列封装(EBGA)，金属焊球阵列封装(MBGA)，还有倒装芯片焊球阵列封装(FCBGA。PQFP可应用于表面安装，这是它的主要优点。但是当PQFP的引线节距达到0.5mm时，它的组装技术的复杂性将会增加。在引线数大于200条以上和封装体尺寸超过28mm见方的应用中，BGA封装取代PQFP是必然的。在以上几类BGA封装中，FCBGA最有·希望成为发展最快的BGA封装，我们不妨以它为例，叙述BGA的工艺技术和材料。FCBGA除了具有BGA的所有优点以外，还具有：①热性能优良，芯片背面可安装散热器；②可靠性高，由于芯片下填料的作用，使FCBGA抗疲劳寿命大大增强；③可返修性强。 　　因为表面组装板上已经装有其他元器件，因此必须采用BGA专用小模板，模板厚度与开口尺寸要根据球径和球距确定，印刷完毕后必须检查印刷质量，如不合格，必须将PCB清洗干净并凉干后重新印刷。对于球距为0.4mm以下的CSP，可以不印焊膏，因此不需要加工返修用的模板，直接在PCB的焊盘上涂刷膏状助焊剂。需要拆元件的PCB放到焊炉里，按下再流焊键，等机器按设定的程式走完，在温度最高时按下进出键，用真空吸笔取下要拆下的元件，PCB板冷却即可。 　　FCBGA所涉及的关键技术包括芯片凸点制作技术、倒装芯片焊接技术、多层印制板制作技术(包括多层陶瓷基板和BT树脂基板)、芯片底部填充技术、焊球附接技术、散热板附接技术等。它所涉及的封装材料主要包括以下几类。凸点材料：Au、PbSn和AuSn等；凸点下金属化材料：Al/Niv/Cu、Ti/Ni/Cu或Ti/W/Au;焊接材料：PbSn焊料、无铅焊料；多层基板材料：高温共烧陶瓷基板(HTCC)、低温共烧陶瓷基板(LTCC)、BT树脂基板；底部填充材料：液态树脂；导热胶：硅树脂；散热板：铜。目前，国际上FCBGA的典型系列示于表1。 　　3.2 芯片尺寸封装(CSP) 　　CSP(Chip Scale Package)封装，是芯片级封装的意思。CSP封装最新一代的内存芯片封装技术，其技术性能又有了新的提升。CSP封CSP封装装可以让芯片面积与封装面积之比超过1:1.14，已经相当接近1:1的理想情况，绝对尺寸也仅有32平方毫米，约为普通的BGA的1/3，仅仅相当于TSOP内存芯片面积的1/6。与BGA封装相比，同等空间下CSP封装可以将存储容量提高三倍。 　　芯片尺寸封装(CSP)和BGA是同一时代的产物，是整机小型化、便携化的结果。美国JEDEC给CSP的定义是：LSI芯片封装面积小于或等于LSI芯片面积120%的封装称为CSP。由于许多CSP采用BGA的形式，所以最近两年封装界权威人士认为，焊球节距大于等于lmm的为BGA，小于lmm的为CSP。由于CSP具有更突出的优点：①近似芯片尺寸的超小型封装；②保护裸芯片；③电、热性优良；④封装密度高；⑤便于测试和老化；⑥便于焊接、安装和修整更换。因此，九十年代中期得到大跨度的发展，每年增长一倍左右。由于CSP正在处于蓬勃发展阶段，因此，它的种类有限多。如刚性基板CSP、柔性基板CSP、引线框架型CSP、微小模塑型CSP、焊区阵列CSP、微型BGA、凸点芯片载体(BCC)、QFN型CSP、芯片迭层型CSP和圆片级CSP(WLCSP)等。CSP的引脚节距一般在1.0mm以下，有1.0mm、0.8mm、0.65mm、0.5mm、0.4mm、0.3mm和0.25mm等。表2示出了CSP系列。 　　一般地CSP，都是将圆片切割成单个IC芯片后再实施后道封装的，而WLCSP则不同，它的全部或大部分工艺步骤是在已完成前工序的硅圆片上完成的，最后将圆片直接切割成分离的独立器件。所以这种封装也称作圆片级封装(WLP) 。因此，除了CSP的共同优点外，它还具有独特的优点：①封装加工效率高，可以多个圆片同时加工；②具有倒装芯片封装的优点，即轻、薄、短、小；③与前工序相比，只是增加了引脚重新布线(RDL)和凸点制作两个工序，其余全部是传统工艺；④减少了传统封装中的多次测试。因此世界上各大型IC封装公司纷纷投入这类WLCSP的研究、开发和生产。WLCSP的不足是目前引脚数较低，还没有标准化和成本较高。 　　CSP封装内存芯片的中心引脚形式有效地缩短了信号的传导距离，其衰减随之减少，芯片的抗干扰、抗噪性能也能得到大幅提升，这也使得CSP的存取时间比BGA改善15%-20%。在CSP的封装方式中，内存颗粒是通过一个个锡球焊接在 PCB 板上，由于焊点和PCB板的接触面积较大，所以内存芯片在运行中所产生的热量可以很容易地传导到PCB板上并散发出去。CSP封装可以从背面散热，且热效率良好，CSP的热阻为35℃/W，而TSOP热阻40℃/W。 　　CSP技术是在电子产品的更新换代时提出来的，它的目的是在使用大芯片(芯片功能更多，性能更好，芯片更复杂)替代以前的小芯片时，其封装体占用印刷板的面积保持不变或更小。正是由于CSP产品的封装体小、薄，因此它的手持式移动电子设备中迅速获得了应用。在1996年8月，日本Sharp公司就开始了批量生产CSP产品；在1996年9月，日本索尼公司开始用日本TI和NEC公司提供的CSP产品组装摄像机；在1997年，美国也开始生产CSP产品。世界上有几十家公司可以提供CSP产品，各类CSP产品品种多达一百种以上。 　　WLCSP所涉及的关键技术除了前工序所必须的金属淀积技术、光刻技术、蚀刻技术等以外，还包括重新布线(RDL)技术和凸点制作技术。通常芯片上的引出端焊盘是排到在管芯周边的方形铝层，为了使WLP适应了SMT二级封装较宽的焊盘节距，需将这些焊盘重新分布，使这些焊盘由芯片周边排列改为芯片有源面上阵列排布，这就需要重新布线(RDL)技术。焊料凸点制作技术可采用电镀法、化学镀法、蒸发法、置球法和焊膏印刷法。目前仍以电镀法最为广泛，其次是焊膏印刷法。重新布线中UBM材料为Al/Niv/Cu、T1/Cu/Ni或Ti/W/Au。所用的介质材料为光敏BCB(苯并环丁烯)或PI(聚酰亚胺)凸点材料有Au、PbSn、AuSn、In等。 3.3 3D封装 　　3D封装主要有三种类型，即埋置型3D封装，当前主要有三种途径：一种是在各类基板内或多层布线介质层中"埋置"R、C或IC等元器件，最上层再贴装SMC和SMD来实现立体封装，这种结构称为埋置型3D封装；第二种是在硅圆片规模集成(WSl)后的有源基板上再实行多层布线，最上层再贴装SMC和SMD，从而构成立体封装，这种结构称为有源基板型3D封装；第三种是在2D封装的基础上，把多个裸芯片、封装芯片、多芯片组件甚至圆片进行叠层互连，构成立体封装，这种结构称作叠层型3D封装。原因有两个。一是巨大的手机和其它消费类产品市场的驱动，要求在增加功能的同时减薄封装厚度。二是它所用的工艺基本上与传统的工艺相容，经过改进很快能批量生产并投入市场。据Prismarks预测，世界的手机销售量将从2001年的393M增加到2006年的785M～1140M。年增长率达到15～24%。因此在这个基础上估计，叠层裸芯片封装从目前到2006年将以50～60%的速度增长。图6示出了叠层裸芯片封装的外形。它的目前水平和发展趋势示于表3。 　　叠层裸芯片封装有两种叠层方式，一种是金字塔式，从底层向上裸芯片尺寸越来越小；另一种是悬梁式，叠层的芯片尺寸一样大。应用于手机的初期，叠层裸芯片封装主要是把FlashMemory和SRAM叠在一起，目前已能把FlashMemory、DRAM、逻辑IC和模拟IC等叠在一起。叠层裸芯片封装所涉及的关键技术有如下几个。①圆片减薄技术，由于手机等产品要求封装厚度越来越薄，目前封装厚度要求在1.2mm以下甚至1.0mm。而叠层芯片数又不断增加，因此要求芯片必须减薄。圆片减薄的方法有机械研磨、化学刻蚀或ADP(Atmosphere DownstreamPlasma)。机械研磨减薄一般在150μm左右。而用等离子刻蚀方法可达到100μm，对于75-50μm的减薄正在研发中；②低弧度键合，因为芯片厚度小于150μm，所以键合弧度高必须小于150μm。与此同时，反向引线键合技术要增加一个打弯工艺以保证不同键合层的间隙；③悬梁上的引线键合技术，悬梁越长，键合时芯片变形越大，必须优化设计和工艺；④圆片凸点制作技术；⑤键合引线无摆动(NOSWEEP)模塑技术。由于键合引线密度更高，长度更长，形状更复杂，增加了短路的可能性。使用低粘度的模塑料和降低模塑料的转移速度有助于减小键合引线的摆动。目前已发明了键合引线无摆动(NOSWEEP)模塑技术。 　　3.4系统封装(SIP) 　　实现电子整机系统的功能，通常有两个途径。一种是系统级芯片(Systemon Chip)，简称SOC。即在单一的芯片上实现电子整机系统的功能；另一种是系统级封装(SysteminPackage)，简称SIP。即通过封装来实现整机系统的功能。从学术上讲，这是两条技术路线，就象单片集成电路和混合集成电路一样，各有各的优势，各有各的应用市场。在技术上和应用上都是相互补充的关系，作者认为，SOC应主要用于应用周期较长的高性能产品，而SIP主要用于应用周期较短的消费类产品。 　　SIP 的一个重要特点是它不定义要建立的会话的类型，而只定义应该如何管理会话。有了这种灵活性，也就意味着SIP可以用于众多应用和服务中，包括交互式游戏、音乐和视频点播以及语音、视频和 Web 会议。SIP消息是基于文本的，因而易于读取和调试。新服务的编程更加简单，对于设计人员而言更加直观。SIP如同电子邮件客户机一样重用 MIME 类型描述，因此与会话相关的应用程序可以自动启动。SIP 重用几个现有的比较成熟的 Internet 服务和协议，如 DNS、RTP、RSVP 等。 　　SIP 较为灵活，可扩展，而且是开放的。它激发了 Internet 以及固定和移动 IP 网络推出新一代服务的威力。SIP 能够在多台 PC 和电话上完成网络消息，模拟 Internet 建立会话。 　　SIP是使用成熟的组装和互连技术，把各种集成电路如CMOS电路、GaAs电路、SiGe电路或者光电子器件、MEMS器件以及各类无源元件如电容、电感等集成到一个封装体内，实现整机系统的功能。主要的优点包括：①采用现有商用元器件，制造成本较低；②产品进入市场的周期短；③无论设计和工艺，有较大的灵活性；④把不同类型的电路和元件集成在一起，相对容易实现。美国佐治亚理工学院PRC研究开发的单级集成模块(SingleIntegrated Module)简称SLIM，就是SIP的典型代表，该项目完成后，在封装效率、性能和可靠性方面提高10倍，尺寸和成本较大下降。到2010年预期达到的目标包括布线密度达到6000cm/cm2;热密度达到100W/cm2;元件密度达到5000/cm2;I/O密度达到3000/cm2。 　　尽管SIP还是一种新技术，目前尚不成熟，但仍然是一个有发展前景的技术，尤其在中国，可能是一个发展整机系统的捷径。 　　4 思考和建议 　　面对世界蓬勃发展的微电子封装形势，分析我国目前的现状，我们必须深思一些问题。 　　(1)微电子封装与电子产品密不可分，已经成为制约电子产品乃至系统发展的核心技术，是电子行业先进制造技术之一，谁掌握了它，谁就将掌握电子产品和系统的未来。 　　(2)微电子封装必须与时俱进才能发展。国际微电子封装的历史证明了这一点。我国微电子封装如何与时俱进？当务之急是研究我国微电子封装的发展战略，制订发展规划。二是优化我国微电子封装的科研生产体系。三是积极倡导和大力发展属于我国自主知识产权的原创技术。否则，我们将越跟踪越落后。在这一点上，我们可以很好地借鉴韩国和台湾的经验。 　　(3)高度重视微电子三级封装的垂直集成。我们应该以电子系统为龙头，牵动一级、二级和三级封装，方能占领市场，提高经济效益，不断发展。我们曾倡议把手机和雷达作为技术平台发展我国的微电子封装，就是出于这种考虑。 　　(4)高度重视不同领域和技术的交叉及融合。不同材料的交叉和融合产生新的材料；不同技术交叉和融合产生新的技术；不同领域的交叉和融合产生新的领域。过去，同行业交流很多，但不同行业交流不够。我们应该充分发挥电子学会各分会的作用，积极组织这种技术交流。 　　(5)我们的观念、技术和管理必须与国际接轨，走国际合作之路，把我们民族的精华与精彩的世界溶为一体，共同发展。