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  1、仅C8L、IC8L、C9L使用1.0V核电压（V CCINT ），其它速度的均使用1.2V核电压。 2、对于作为LVDS传输的Bank必须接2.5V的V CCIO ，参考数据手册表1-20。 3、左边Bank（1、2）、右边Bank (5、6)均支持True LVDS（True mini-LVDS Transmitter），差分对信号无需外接匹配电阻。对应顶部Bank（7、8）、底部Bank（3、4）是通过Single-Ended Output Buffer以及外部电阻组合成LVDS， 即Emulated mini-LVDS Transmitter，差分对信号需要外接匹配电阻。 4、LVDS接口速率高达840Mbps（Tx）和875Mbps（Rx）；DDR2接口速度达200MHz。 5、Cycolne IV支持LVDS、BLVDS（双向LVDS）、RSDS（Reduced Swing Differential Signaling）、mini-LVDS（主要用于LCD控制）和PPDS（Point-to-Point Differential Signaling）等高速差分I/O标准。 6、左边Bank（1、2）的LVDS差分引脚编号为DIFFIO_Lxxp与DIFFIO_Lxxn，右边Bank（5、6）为DIFFIO_Rxxp与DIFFIO_Rxxn，顶部Bank（7、8）为DIFFIO_Txxp与DIFFIO_Txxn，底部Bank（5、6）为DIFFIO_Bxxp与DIFFIO_Bxxn。其中：p表示“+”信号，n表示“-”信号；L表示“左边”，R表示“右边”，T表示“顶部”，B表示“底部”；xx为0-61。注意：不同型号（EP4CExx）、不同封装(如EP4CE40的F484与F780)，其可用IO引脚数量不同，0-61不会全部都有，而且有些只有p，有些只有n，使用时一定要根据型号和封装仔细引用。 7、在QuartusII中，可使用*.tcl文件对引脚进行分配和约束，点击“Tools|Tcl Scripts”，在弹出窗口中先选择文件（第一次可拷贝一个样本文件，或用“File|New|Tcl Script File”建一个新文件），然后点击“Open File”打开文件编辑、修改、保存。再次点击“Tools|Tcl Scripts”，选中文件并点击“Run”才能把引脚分配和约束信息关联到顶层模块中（如：“top.bdf”。 8、在QuartusII的引脚分配文件*.tcl中使用： set_instance_assignment -name IO_STANDARD "2.5V" -to led 将信号“led”定义为2.5V IO电平，要求其所在Bank的V CCIO =2.5V，如果V CCIO 改为3.3V，可使用缺省IO_STANDARD=3.3V，将*上述约束语句用“#”注释掉并“run”后，还要执行“Assignment Editor”，将以前的led电平约束行删除掉并保存！当然将上述约束语句改为： set_instance_assignment -name IO_STANDARD "3.3V" -to led 然后“run”一次。 9、在使用Altera FPGA的系统中，当硬件电路的某个Bank的V CCIO 修改后，必须在QuartusII中做相应的更改设置，具体方法是： 启动Pin Planner，放大FPGA引脚分配图，每个Bank边上有个小图，其中有“IOBANK_x”字符（如果没有，可在右击菜单中选择“Show I/O Banks”），右击它，在右键菜单中选择“I/O Bank properties…”，然后修改“I/O Bank V CCIO ”即可。

最近在搞了个64通道的LVDS，采用Altera 的Stratix IV，哎呦，把大家搞残了~ 先不说其他的，Altera的LVDS只支持10位解串，采用Serdes，若超过10bit，则采用DDIO +快慢时钟，进行解串，我们采用的ADC是12bit的LVDS，对于64CH啊，由于Altera采用的是DDIO +LC进行搭建，保证几个通道很容易，保证64CH，确实恼火，最后，采用每个通道进行DELAY的约束，太麻烦了。 Altera 这方面太不给力了，Xilinx的ISerdes都支持12bit很容易啊~ 在此给大家提个醒，对于LVDS10BIT，考虑省钱，采用altera的是可以；若对于LVDS12BIT，通道数很多的情况下，采用xilinx的。 血的教训，差点项目延期了，光LVDS这块，调试搞了半个月

　　ALTERA公司的CYCLONE V 已经发布，样片已经有了，接下来就会量产，明年就会出现基于CYCON V的开发板。自己关注这个芯片已经有些日子了，现在的资料虽然不是很多，但也正好提前了解一下这个芯片。 　　CYCLONE V 虽然离我们还远一些，但CYCLONE IV早已经量产了，新的设计完全可以考虑用这个芯片。最近手里在设计两款基于EP4CE15F的开发板，都是关于USB方面的，正好可以验证CYCLONE IV的设计。先说一下FPGA（这里指第四代 CYCLONE IV）与DDR2相关的需要注意的一些问题。 　　FPGA与外部存储器相关的设计，ALTERA有专门的论述，在其网站上可以找到， http://www.altera.com.cn/literature/lit-external-memory-interface.jsp   。不过，ALTERA提供的与外部存储器相关的资料太多，太繁杂，往往让人摸不到头脑。如果没有半年或者是一年的时间，根本无法去真正设计一块电路板。这里从引脚锁定开始，详述一下DDR2与FPGA相关的设计。 　　先说一下FPGA的封装，我选择的是BGA封装的EP4CE30，在整个CYCLONE IV中的位置如下：       　EP4CE30有足够的资料去支持DDR2，我选择的DDR2是16位宽的，下表是EP4CE30 每个边（SIDE）所支持的DDR2的数量。可以看到，每个边支持2个16位数据宽度的DDR2，这样，一片FPGA共四个边，共支持8个DDR2，对一般的应用是足够的了。        　　和前几代CYCLONE一样，与外部存储器相关引脚的命名是一致的，如DQSXY，其中DQS代表数据选通信号，X代表DQS组的序号，Y代表这个组所在的边，或者叫侧（SIDE），见下图，    　　从上图可以看出，左边和右边支持的DQS较少，分别只有4个，而上边和下边则较多，分别有6个。所以在选择FPGA与DDR2相连的边时，建议选择上边（TOP）或者是下边（BOTTOM）。 　　一个DQS只支持8位的数据DQ，当然也包括与这8位DQ相关连的DM。这三个信号是相关联的，在引脚分配的时候，有很多注意的地方。如最上边的BANK8，含有三个DQS信号，分别是DQS1T、DQS3T、DQS5T，其中DQS1T只能和DQ1T分在一组，而不能与其它线的DQ线组合在一起。 　　关于差分时钟线，也是有要求的，参考资料中如下的描述：                                                         1、In DDR2 and DDR SDRAM memory interfaces, the memory clock signals (CK and CK#) are used to capture the address signals and the control or command signals.  2、CK/CK# pins must be placed on differential I/O pins (DIFFIO in Pin Planner) and in the same bank or on the same side as the data pins. You can use either side of the device for wraparound interfaces. As seen in the Pin Planner Pad View, CK0 cannot be located in the same row and column pad group as any of the interfacing DQ pins. 　　大意是这样：差分时钟线只能锁定在差分IO上，并且与数据线DQ所在的BANK或者边在一起。        其它的部分参见其它博客。     我的博客： http://www.eefocus.com/liangziusb/blog/ 我的淘宝店铺： http://shop64171919.taobao.com 良子.2012年    承接USB开发工程 代写USB毕设 QQ：2687652834    392425239