原创 【博客大赛】Stratix IV LVDS 调试
最近在搞了个64通道的LVDS，采用Altera 的Stratix IV，哎呦，把大家搞残了~
先不说其他的，Altera的LVDS只支持10位解串，采用Serdes，若超过10bit，则采用DDIO +快慢时钟，进行解串，我们采用的ADC是12bit的LVDS，对于64CH啊，由于Altera采用的是DDIO +LC进行搭建，保证几个通道很容易，保证64CH，确实恼火，最后，采用每个通道进行DELAY的约束，太麻烦了。
Altera 这方面太不给力了，Xilinx的ISerdes都支持12bit很容易啊~
在此给大家提个醒，对于LVDS<10BIT，考虑省钱，采用altera的是可以；若对于LVDS>12BIT，通道数很多的情况下，采用xilinx的。
血的教训，差点项目延期了，光LVDS这块，调试搞了半个月
用户377235 2013-11-1 22:37
用Xilinx的
coyoo 2013-11-1 12:26
FPGADeveloper 2013-10-31 14:11
coyoo 2013-10-31 09:15
回看你的原文，你抱怨的不是硬serdes通道不够，而是抱怨serdes解串因子没有大于10的。这个似乎确实是Altera的一点瑕疵，不过如你所说altera从Apex时代似乎就已经提供了基于ddio的参考设计。其实，根据你的设计描述，还有一种折中方案，前提是你用的是Linear的LTM90xx系列，即通过降速，就是所谓的ADC 2-lane工作模式，好处是单通道lvds速率减半，缺点是需要更多的lvds通道，意味着占用更多的fpga引脚，增加pcb设计难度。相对1.2G的lvds，我想600Mbps的lvds更容易调试。
coyoo 2013-10-31 09:12
FPGADeveloper 2013-10-31 08:39
8片 8通道的12bit的ADC
FPGADeveloper 2013-10-31 08:38
coyoo 2013-10-8 15:01