标签: 基带信号

基带信号仿真测试和论证

一种数字通信系统中的基带信号成形技术

移动WiMAX系统基带信号阵列DSP设计

基于FPGA的宽带基带信号高速滤波处理技术的研究.

MFSK调制VHDL程序及仿真8.13MFSK调制VHDL程序及仿真--文件名：PL_MFSK--功能：基于VHDL硬件描述语言，完成对基带信号的MFSK调制--说明：这里MFSK的M为4--最后修改日期：2004.2.13libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityPL_MFSKisport(clk:instd_logic;--系统时钟start:instd_logic;--开始调制信号x:instd_logic;--基带信号y:outstd_logic);--调制信号endPL_MFSK;architecturebehavofPL_MFSKissignalq:integerrange0to15;--计数器signalf:std_logic_vector(3downto0);--分频器signalxx:std_logic_vector(1downto0);--寄存输入信号x的2位寄存器signalyy:std_logic_vector(1downto0);--寄存xx信号的寄存器beginprocess(clk)--此进程过对clk进行分频，得到4种载波信号f3、f2、f1、f0。beginifclk'eventandclk='1'thenifstart='0'thenf

MASK调制VHDL程序及仿真8.12MASK调制VHDL程序与仿真见随书所附光盘中文件：8.12MASK调制VHDL程序与仿真。--文件名：PL_MASK--功能：基于VHDL硬件描述语言，对基带信号进行MASK调制--说明：这里MASK中的M为4--最后修改日期：2004.2.13libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityPL_MASKisport(clk:instd_logic;--系统时钟start:instd_logic;--开始调制信号x:instd_logic;--基带信号y:outstd_logic_vector(7downto0));--8位DAC数据endPL_MASK;architecturebehavofPL_MASKissignalq:integerrange0to7;--计数器signalqq:integerrange0to3;--计数器signalxx:std_logic_vector(3downto0);--并行数据寄存器signalyy:std_logic_vector(7downto0);--8位DAC数据寄存器beginprocess(clk)……

PSK调制与解调VHDL程序及仿真8.11.6CPSK调制VHDL程序及仿真1.CPSK调制VHDL程序--文件名：PL_CPSK--功能：基于VHDL硬件描述语言，对基带信号进行调制--最后修改日期：2004.3.16libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityPL_CPSKisport(clk:instd_logic;--系统时钟start:instd_logic;--开始调制信号x:instd_logic;--基带信号y:outstd_logic);--已调制输出信号endPL_CPSK;architecturebehavofPL_CPSKissignalq:std_logic_vector(1downto0);--2位计数器signalf1,f2:std_logic;--载波信号beginprocess(clk)--此进程主要是产生两重载波信号f1，f2beginifclk'eventandclk='1'thenifstart='0'thenqelsifqelsifq="11"thenf1elsef1

FSK调制与解调VHDL程序及仿真8.10FSK调制与解调VHDL程序及仿真1.FSK调制VHDL程序--文件名：PL_FSK--功能：基于VHDL硬件描述语言，对基带信号进行FSK调制--最后修改日期：2004.3.16libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityPL_FSKisport(clk:instd_logic;--系统时钟start:instd_logic;--开始调制信号x:instd_logic;--基带信号y:outstd_logic);--调制信号endPL_FSK;architecturebehavofPL_FSKissignalq1:integerrange0to11;--载波信号f1的分频计数器signalq2:integerrange0to3;--载波信号f2的分频计数器signalf1,f2:std_logic;--载波信号f1，f2beginprocess(clk)--此进程通过对系统时钟clk的分频，得到载波f1beginifclk'eventandclk='1'thenifstart='0'thenq1elsifq1

ASK调制与解调VHDL程序及仿真8.9ASK调制VHDL程序及仿真1.ASK调制VHDL程序--文件名：PL_ASK--功能：基于VHDL硬件描述语言，对基带信号进行ASK振幅调制--最后修改日期：2004.3.16libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityPL_ASKisport(clk:instd_logic;--系统时钟start:instd_logic;--开始调制信号x:instd_logic;--基带信号y:outstd_logic);--调制信号endPL_ASK;architecturebehavofPL_ASKissignalq:integerrange0to3;--分频计数器signalf:std_logic;--载波信号beginprocess(clk)beginifclk'eventandclk='1'thenifstart='0'thenqelsifq改变q后面数字的大小，就可以改变载波信号的占空比elsifq=3thenf改变q……