FSK调制与解调VHDL程序及仿真
8.10 FSK调制与解调VHDL程序及仿真
1. FSK调制VHDL程序
--文件名：PL_FSK
--功能：基于VHDL硬件描述语言，对基带信号进行FSK调制
--最后修改日期：2004.3.16
library ieee;
use ieee.std_logic_arith.all;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity PL_FSK is
port(clk :in std_logic; --系统时钟
start :in std_logic; --开始调制信号
x :in std_logic; --基带信号
y :out std_logic); --调制信号
end PL_FSK;
architecture behav of PL_FSK is
signal q1:integer range 0 to 11; --载波信号f1的分频计数器
signal q2:integer range 0 to 3; --载波信号f2的分频计数器
signal f1,f2:std_logic; --载波信号f1，f2
begin
process(clk) --
此进程通过对系统时钟clk的分频，得到载波f1
begin
if clk'event and clk='1' then
if start='0' then q1
elsif q1
