ASK调制与解调VHDL程序及仿真
8.9 ASK调制VHDL程序及仿真
1. ASK调制VHDL程序
--文件名：PL_ASK
--功能：基于VHDL硬件描述语言，对基带信号进行ASK振幅调制
--最后修改日期：2004.3.16
library ieee;
use ieee.std_logic_arith.all;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity PL_ASK is
port(clk :in std_logic; --系统时钟
start :in std_logic; --开始调制信号
x :in std_logic; --基带信号
y :out std_logic); --调制信号
end PL_ASK;
architecture behav of PL_ASK is
signal q:integer range 0 to 3; --分频计数器
signal f :std_logic; --载波信号
begin
process(clk)
begin
if clk'event and clk='1' then
if start='0' then q
elsif q
改变q后面数字的大小，就可以改变载波信号的占空比
elsif q=3 then f
改变q……
