MFSK调制VHDL程序及仿真
8.13 MFSK调制VHDL程序及仿真
--文件名：PL_MFSK
--功能：基于VHDL硬件描述语言，完成对基带信号的MFSK调制
--说明：这里MFSK的M为4
--最后修改日期：2004.2.13
library ieee;
use ieee.std_logic_arith.all;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity PL_MFSK is
port(clk :in std_logic; --系统时钟
start :in std_logic; --开始调制信号
x :in std_logic; --基带信号
y :out std_logic); --调制信号
end PL_MFSK;
architecture behav of PL_MFSK is
signal q :integer range 0 to 15; --计数器
signal f :std_logic_vector(3 downto 0); --分频器
signal xx:std_logic_vector(1 downto 0); --寄存输入信号x的2位寄存器
signal yy:std_logic_vector(1 downto 0); --寄存xx信号的寄存器
begin
process(clk) --此进程过对clk进行分频，得到4种载波信号f3、f2、 f1、f0。
begin
if clk'event and clk='1' then
if start='0' then f
