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DDR2（Double Data Rate 2）是一种计算机内存技术，是DDR内存技术的升级版。它通常用于计算机主板和笔记本电脑中，拥有比DDR内存更高的带宽和更低的功耗。 DDR2内存技术通过在时钟的上升沿和下降沿都传输数据，实现了更高的数据传输速率。与DDR相比，DDR2具有更大的带宽，并且可以在更高的频率下工作。 此外，DDR2内存技术还采用了更先进的电压调节技术，以及更小的芯片封装，这些都有助于降低功耗并提高稳定性。此外，DDR2内存条也更加轻薄短小，方便安装，同时具有更好的兼容性。 总之，DDR2内存技术是一种计算机内存技术，具有更高的带宽和更低的功耗，可以提供更快的计算机性能和更稳定的系统运行。

​​ ​澜起科技|MONTAGETECHNOLOGY -------------------------------------------------------------------- 企业简介 作为业界领先的集成电路设计公司之一，澜起科技致力于为云计算和人工智能领域提供高性能芯片解决方案。公司在内存接口芯片市场深耕十余年，先后推出了DDR2、DDR3、DDR4系列高速、大容量内存缓冲解决方案，以满足云计算数据中心对数据速率和容量日益增长的需求。澜起科技发明的DDR4全缓冲“1+9”架构被JEDEC采纳为国际标准，其相关产品已成功进入全球主流内存、服务器和云计算领域，占据国际市场的主要份额。 2016年以来，澜起科技与清华大学、英特尔鼎力合作，研发出津逮®系列CPU。基于津逮®CPU及澜起科技的安全内存模组而搭建的津逮®服务器平台，实现了芯片级实时安全监控功能，为云计算数据中心提供更为安全、可靠的运算平台。此平台还融合了先进的异构计算与互联技术，可为大数据及人工智能时代的各种应用提供强大的综合数据处理及计算力支撑。 澜起科技成立于2004年，总部设在上海并在昆山、西安、澳门、美国硅谷和韩国首尔设有分支机构。 发展历程 2004年5月27日 澜起科技成立，总部设在上海。 2016年起 澜起科技与清华大学、英特尔鼎力合作，研发出津逮®系列CPU。 2020年5月13日 澜起科技名列2020福布斯全球企业2000强榜第1947位。 旗下公司 澜起科技股份有限公司昆山分公司 澜起电子科技(昆山)有限公司 澜起电子科技(上海)有限公司 澜起投资有限公司 苏州澜起微电子科技有限公司 澜起投资有限公司 主营产品 内存接口芯片 澜起科技凭借其先进的高速、低功耗技术，为新一代服务器平台提供符合JEDEC标准的高性能内存接口解决方案。随着JEDEC标准和内存技术的发展演变，公司先后推出了DDR2、DDR3、DDR4、DDR5系列内存缓冲芯片，可应用于FBDIMM（全缓冲双列直插内存模组）、RDIMM（寄存式双列直插内存模组）及LRDIMM（减载双列直插内存模组），满足高性能服务器对高速、大容量的内存系统的需求。 通常，内存缓冲芯片按功能可分为三类：一是寄存缓冲器（RCD，又称“寄存时钟驱动器”），用来存储缓冲来自内存控制器的地址/命令/控制信号；二是数据缓冲器（DB），用来存储缓冲来自内存控制器或内存颗粒的数据信号；三是内存缓冲器（MB），用来存储缓冲来自内存控制器的地址/命令/控制信号和来自内存控制器或内存颗粒的数据信号，此类器件的功能可以由单颗芯片（如上述的AMB、MB芯片）实现，也可以由上述RCD和DB套片实现。采用了寄存缓冲器（RCD）对地址/命令/控制信号进行存储缓冲的内存条通常称为RDIMM，而采用了内存缓冲器，或者是寄存缓冲器（RCD）及数据缓冲器（DB）套片对数据信号及地址/命令/控制信号进行存储缓冲的内存条称为LRDIMM。由于LRDIMM对内存控制器接口的所有信号都进行了缓冲，对内存控制器而言减低了其负载，故名减载内存模组。 内存缓冲芯片是内存模组（又称内存条）的核心器件，作为CPU存取内存数据的必由通路，其主要作用是提升内存数据访问的速度及稳定性，以匹配CPU日益提高的运行速度及性能。内存缓冲芯片需与内存厂商生产的各种内存颗粒和内存模组进行配套，并通过CPU厂商和内存厂商针对其功能和性能（如稳定性、运行速度和功耗等）的严格认证，才能进入大规模商用阶段。因此，研发此类产品不仅要攻克内存缓冲的核心技术难关，还要突破服务器生态系统的高准入门槛，全球范围内能成功量产此类芯片的厂商为数不多。经过十多年的精心研发，澜起推出了DDR2到DDR5系列高速、大容量内存缓冲解决方案。目前，公司的DDR4内存缓冲产品已成功进入全球主流内存、服务器和云计算领域，占据国际市场的主要份额。 DDR5 澜起科技提供面向DDR5 RDIMM（寄存式双列直插内存模组）和LRDIMM（减载双列直插内存模组）应用的高性能、低功耗的DDR5内存接口解决方案，大幅提升了高端云计算服务器内存子系统所需的运行性能、系统扩展性和功耗效率。DDR5是JEDEC标准定义的第5代双倍速率SDRAM内存标准。与DDR4相比，DDR5采用了更低的工作电压（1.1V），同时在传输有效性和可靠性上又迈进了一步，轻松实现4800MT/s的高运行速率，是DDR4最高速率的1.5倍。 DDR4 DDR4是JEDEC标准定义的第4代双倍速率SDRAM内存标准。与DDR3和DDR2相比，DDR4在传输速率和数据可靠性上做了进一步提升（8n-bit内存预读取，最高可实现32位），并采用1.2V工作电压，更为节能。澜起科技提供的DDR4高性能低功耗内存接口解决方案面向DDR4 RDIMM（寄存式双列内存模组）和LRDIMM（减载双列直插内存模组），可提升云计算服务器及内存子系统所需的性能、系统扩展性和功耗效率。 DDR3 DDR3是JEDEC标准定义的第3代双倍速率SDRAM内存标准，相较于DDR2，提供了更高的运行效能与更低的电压。DDR3拥有两倍于DDR2的内存预读取能力（即8位数据读预取），也是现时广泛使用的内存产品规格。澜起科技推出的DDR3寄存缓冲芯片（RB）和内存缓冲芯片（MB）符合JEDEC标准。这两款芯片可分别用于寄存式双列直插内存模组（RDIMM）和减载双列直插内存模组（LRDIMM），为市面通用的服务器平台提供高速、高性能、低功耗的内存解决方案，助力云计算产业的快速发展。 DDR2 DDR2是JEDEC标准定义的第2代双倍速率SDRAM内存标准，采用了在时钟上升/下降沿同时进行数据传输的方式，支持4位数据内存预读取能力。DDR2 高级内存缓冲器（AMB）是全缓冲双列直插内存模组（FBDIMM）架构的关键芯片。澜起科技的AMB芯片性能优异并且功耗很低，可为高性能的服务器和工作站提供更好的基于FBDIMM的内存解决方案。 津逮服务器平台 津逮®服务器平台主要由澜起科技的津逮®CPU和混合安全内存模组（HSDIMM®）组成。该平台具备芯片级实时安全监控功能，可在信息安全领域发挥重要作用，为云计算数据中心提供更为安全、可靠的运算平台。此外，该平台还融合了先进的异构计算与互联技术，可为大数据及人工智能时代的各种应用提供强大的综合数据处理及计算力支撑。 津逮CPU 津逮®系列CPU是澜起科技推出的一系列具有预检测（PrC）和动态安全监控（DSC）功能的x86架构处理器，适用于津逮®或其他通用的服务器平台。津逮®系列CPU在英特尔® x86处理器的基础上集成了清华大学的DSC技术，可与澜起科技的混合安全内存模组（HSDIMM®）搭配而组成津逮®服务器平台，为云计算服务器提供芯片级的动态安全监控功能。此外，津逮®系列CPU还融合了先进的异构计算与互联技术，可为未来人工智能和大数据应用提供强大的综合数据处理和计算力支撑。 HSDIMM 混合安全内存模组（HSDIMM®）采用澜起的Mont-ICMT®内存监控技术，可为高端服务器平台提供更为安全、可靠的内存解决方案。目前，澜起推出了两大系列安全内存模组，即混合安全内存模组（HSDIMM®）和精简版混合安全内存模组（HSDIMM®-Lite），可为不同应用场景提供不同级别的数据安全解决方案。 PCIe Retimer芯片 澜起科技的PCIe Gen4 Retimer芯片，采用先进的信号调理技术提升信号完整性，增加高速信号的有效传输距离，为服务器、存储设备及硬件加速器等应用场景提供可扩展的高性能PCIe互连解决方案。该系列Retimer芯片符合PCIe 4.0基本规范，支持业界主流封装。 G M T Y 检测语言世界语中文简体中文繁体丹麦语乌克兰语乌兹别克语乌尔都语亚美尼亚语伊博语俄语保加利亚语信德语修纳语僧伽罗语克罗地亚语冰岛语加利西亚语加泰罗尼亚语匈牙利语南非祖鲁语卡纳达语卢森堡语印地语印尼巽他语印尼爪哇语印尼语古吉拉特语吉尔吉斯语哈萨克语土耳其语塔吉克语塞尔维亚语塞索托语夏威夷语威尔士语孟加拉语宿务语尼泊尔语巴斯克语布尔语(南非荷兰语)希伯来语希腊语库尔德语弗里西语德语意大利语意第绪语拉丁语拉脱维亚语挪威语捷克语斯洛伐克语斯洛文尼亚语斯瓦希里语旁遮普语日语普什图语格鲁吉亚语毛利语法语波兰语波斯尼亚语波斯语泰卢固语泰米尔语泰语海地克里奥尔语爱尔兰语爱沙尼亚语瑞典语白俄罗斯语科萨科西嘉语立陶宛语索马里语约鲁巴语缅甸语罗马尼亚语老挝语芬兰语苏格兰盖尔语苗语英语荷兰语菲律宾语萨摩亚语葡萄牙语蒙古语西班牙语豪萨语越南语阿塞拜疆语阿姆哈拉语阿尔巴尼亚语阿拉伯语韩语马其顿语马尔加什语马拉地语马拉雅拉姆语马来语马耳他语高棉语齐切瓦语 世界语中文简体中文繁体丹麦语乌克兰语乌兹别克语乌尔都语亚美尼亚语伊博语俄语保加利亚语信德语修纳语僧伽罗语克罗地亚语冰岛语加利西亚语加泰罗尼亚语匈牙利语南非祖鲁语卡纳达语卢森堡语印地语印尼巽他语印尼爪哇语印尼语古吉拉特语吉尔吉斯语哈萨克语土耳其语塔吉克语塞尔维亚语塞索托语夏威夷语威尔士语孟加拉语宿务语尼泊尔语巴斯克语布尔语(南非荷兰语)希伯来语希腊语库尔德语弗里西语德语意大利语意第绪语拉丁语拉脱维亚语挪威语捷克语斯洛伐克语斯洛文尼亚语斯瓦希里语旁遮普语日语普什图语格鲁吉亚语毛利语法语波兰语波斯尼亚语波斯语泰卢固语泰米尔语泰语海地克里奥尔语爱尔兰语爱沙尼亚语瑞典语白俄罗斯语科萨科西嘉语立陶宛语索马里语约鲁巴语缅甸语罗马尼亚语老挝语芬兰语苏格兰盖尔语苗语英语荷兰语菲律宾语萨摩亚语葡萄牙语蒙古语西班牙语豪萨语越南语阿塞拜疆语阿姆哈拉语阿尔巴尼亚语阿拉伯语韩语马其顿语马尔加什语马拉地语马拉雅拉姆语马来语马耳他语高棉语齐切瓦语 文本转语音功能仅限200个字符 选项 : 历史 : 反馈 : Donate 关闭

小梅哥 FPGA 学习笔记之 Quartus II 15.0 中仿真 DDR2 IP 核 虽然近期用不上 DDR2 的控制器，但是昨天成功仿真 Altera 三速以太网 IP 核又确实让我兴奋了一把，趁着这个兴奋劲儿，再一举拿下 DDR2 的 IP 核仿真。   仿真还是在 Altera 最新的开发套件 Quartus II 15.0 中进行。首先创建工程，我将工程命名为 DDR2_SIM ，器件选择我比较熟悉的 EP4CE10F17C8 ，仿真工具选择 modelsim – altera ，语言为 Verilog 。最后，整个工程建立完毕后的 Summary 如下图所示： 工程创建好后，在右侧的 IPCatlog 中，搜索栏处输入 DDR2 ，然后在搜索结果中选择 DDR2 SDRAM Controller with ALTMEMPHY ，如下图所示： 双击 DDR2 SDRAM Controller with ALTMEMPHY ，会弹出如下所示的对话框： 将该 IP 命名为 DDR2 ，语言选择 Verilog ，然后点击 OK ，就会开始加载参数设置对话框，整个加载过程大约需要等待 20 到 30 秒左右才会弹出 GUI 界面，请大家耐心等待。弹出的 GUI 界面如下所示： 很遗憾，整个界面还是显示不全，上半部分无法看到，也无法拖动窗口，原本右下侧的 finish 和 cancel 按钮也没有显露出来，这个问题我从使用 Quartus II11.0 的时候就发现了（没有用过 10.x 版本，据说是从 10.x 版本开始出现这个问题的），到了 Quartus II 15.0 中这个问题依然没有得到解决，还是希望 Altera 能够尽快修复这个 Bug 。 虽然界面默认没有完全显示，但是我们还是有办法来让他显示的。如果你不需要移动这个配置窗口的位置，或者说对界面最上方未显示的部分内容已知或者不关心（实际我们也真的不用去关心）那么简单的解决方法就是单击系统右下角的显示桌面按钮（ win7 ），然后再在任务栏中点击该配置界面，就能够成功加载右下角的 finish 和 cancel 按钮了，但是界面上半部分依旧无法看到。如下图所示： 但是此时依旧无法看到上半部分，终极解决方案就是， 第一步：打开这个配置界面的 GUI 第二步：设置电脑屏幕分辨率为最小值（我是这么做的，不清楚设置其他分辨率是否也能奏效） 第三步：将屏幕分辨率修改回正常值。这时候再看，整个界面就能够正常显示了，如下图： 拖着右侧的进度条往下划就能看到 finish 和 cancel 按钮了。同时页面最上方的内容也能看到了。 这里我们在 Memory 选项卡中，设置速度等级（ Speed Grade ）为 8 ，与实际芯片保持一致。 Memory Presets 为“ Micron MT47H32M16-5E “ ，如下图所示： 此页中其他选项保持默认，接下来的若干项均保持默认即可，直到切换到 EDA 选项卡处，勾选 Generate Simulation model ，这里是为了仿真时生成仿真模型，以配合 modelsim 进行仿真。 点击右下角的 finish ，软件则开始生成 IP 核控制器的相关文件和示例内容。生成完毕大约 2 分钟。 生成完毕后，设置 DDR2.qip 为设计顶层模块，然后执行分析和综合（快捷键是 Ctrl + K ）。 分析和综合完成后，整个 IP 核占用资源如下图所示： 话说这个控制器还是挺耗费资源的啊。 接下来设置仿真，有了昨天仿真 TSE 时遇到 testbench 文件名与文件中实体名不一致的经历，这次我又首先去查看了下 testbench ，这次还好， testbench 文件名和文件中的实体名是一致的。不过一个疑问就是，为什么 testbench 的名字是叫做 DDR2_example_top_tb.v 而不是 DDR2_ tb.v? 仔细一查看这个文件才发现 testbench 文件中例化的设计名字居然是 DDR2_example_top 而不是我想当然的 DDR2 。也就是说，这个设计是将控制器和例子独立开来了，这一点和昨天仿真的 TSE 不同， TSE 的仿真文件中直接以 IP 核为设计顶层，而 DDR2 中确是另外做了一个 DDR2_example_top 文件来作为例子的顶层。查看 DDR2_example_top 文件，其中例化了 DDR2 控制器和一个 DDR2_example_driver 文件。于是我回到 Quartus II 中，手动添加 DDR2_example_top.V 和 DDR2_example_driver.V 文件到工程中来，并更改 DDR2_example_top.V 为设计顶层文件，然后分析和综合。 接下来设置 NativeLink 以将设计工程和 Modelsim-altera 关联起来。 设置 testbench 为这里具体怎么添加文件我就不多说了，详细请参考我仿真三速以太网时的介绍。 需要添加的 testbench 文件有两个，位于 testbench 文件夹下，分别为 DDR2_example_top_tb.v 和 DDR2_mem_model.V 。其中 DDR2_mem_model.V 是一个 DDR2 的仿真模型，该模型直接用行为语言描述了一个虚拟的 DDR2 器件，这样，通过 DDR2 控制器来操作这个虚拟的器件，就能够保证控制器得到正常的操作相应，从而使仿真正常的进行下去。 添加完成后，设置 Test bench name 和 top level module in test bench 为 DDR2_example_top_tb 。然后一路点击 OK 下去，直到设置完毕。 如下图所示： 接下来，就可以直接点击 RTL Simulation 按钮执行仿真了： 一切，本以为一气呵成，没想到在运行仿真的时候具体弹出下面这个错误，我改了好久都搞不定，不知道是我操作有问题还是软件 Bug ，或者 Quartus II15.0 与我使用的 modelsim 不兼容（我使用的是 Quartus II13.0 配套的 modelsim – altera 来仿真的，有可能是兼容性问题，但是我后来换成 modelsim se 10.4d 也还是不行），总之很郁闷，我使用的是骏龙科技 FAE 赠送的 60 天全功能 License ，因此应该也不是 License 的问题。再查看 rpt 文件，也没有找到任何的线索。 无奈之下，只得回到 Quartus II 13.0 的软件中，重复整个过程，结果顺利完成（ Quartus II 13.0 中添加 DDR2 IP 核是在 MegaWizard Plug-In Manager 中这一点与 Quartus II 15.0 中不同，其他均完全一致 ）。仿真结果如下图所示（具体分析波形的结果本文就不介绍了，留到后面哪一天需要用到 DDR2 的时候在来弄，精力有限啊）： 另外，谁要是使用 Quartus II15.0 能够仿真成功，或者解决了我遇到的问题，也希望阁下不吝赐教。   小梅哥 2015 年 6 月 20 日于北京至芯科技

最近由于需要做了基于FIFO的DDR2的设计，在实际调试后工作正常

最近忙于一块以 CycloneIII 为核心主控芯片的六层板设计，开发环境是 Capture+Allegro+CAM350 ，从原理图修改到 PCB 的布局、布线这整个过程中我遇到了相当多的问题，值得庆幸的是有一些问题的解决倒是可以说是一劳永逸，比较典型的就是 DDR2 的布局与布线。之前对 DDR2 的原理与板级布线非常的陌生，导致刚开始布线时走了很多弯路，折腾了好几天才解决。由于 DDR2 布线的严格要求，整个布线思路也是更新了若干次，不过现在看来，今后若再布 DDR 的线会效率更高的。其实两个星期之前 DDR2 的布线就完成了，只是一直没有找到时间写这篇文章，今天上午特意花点时间写了这些文字、截了几个图，和网友分享一下。 布线结束后，我深刻的体会到，对于 DDR2 的布局、布线来说，最关键的就是要非常地熟悉 DDR2 中 DQ 、 DM 、 DQS 和 FPGA 芯片中 DQ/DQS Pins 的分布情况，为了更直白的说明这个问题，咱们来看图说话， 解析：考虑到 DDR2 走高速信号时的信号完整性质量， 首先要满足最基本的布线要求（还有信号线的等长）： （1） DQ 、 DM0 、 DQS0 这 10 根信号线要在同一层； （2） DQ 、 DM1 、 DQS1 这 10 根信号线要在同一层； （3） DQ 、 DM2 、 DQS2 这 10 根信号线要在同一层； （4） DQ 、 DM3 、 DQS3 这 10 根信号线要在同一层； 其中（ 1 ）和（ 3 ）可以在同一层（如 S1 ）实现顺利布线，而（ 0 ）和（ 2 ）可以在同一层（如 S2 ）实现顺利布线。 上面这个图中我特意用笔把所有 Pins 的分布情况给大致分割了一下，这样看起来会一目了然。布线时应该把上面一个部分（即 A 、 B 、 C 、 D ）里面的 DQ 、 DM 、 DQS 总共 10 根信号线作为一个单元，对应 FPGA 芯片里特定的一个 PIN 区域，下面 E 、 F 、 G 、 H 这个部分也是类似的。不过布线时还应该注意的地方就是： FPGA 里的那个所谓的“特定部分”中只有 DQS 这个 Pin 是固定不可被替代的，其他的 9 个 Pins 中 DQ 和 DM 线是可以任意换序的，因为 DQ 和 DM 信号线所对应的 Pins 在 FPGA 芯片中是同一个电气属性的。这个相当关键，不然的话，会给布线带来比较大的麻烦。关于那个“特定的部分”，我截个图如下所示，不同的颜色即为一个“独立的特定的区域”， 我布线时主要用的是下方中间四个“独立的特定的区域”——用于两个 DDR2 的布线需要，实现 32 位并行数据流。 画这个板子时我设置的是六层结构（四个信号层 + 两个参考层），布局、布线结束后的各信号层结果如下： TOP LAYER ：   LAYER S1 ：   LAYER S2 ：   BOTTOM LAYER ：   ALL LAYERS ：     如今这整个板子的设计过程已经完全顺利结束了！从开始的布局、布线一直到现在光绘文件的成功生成，确实体会到经验的重要性，因为我之前从来没有过六层板的设计经验，很多问题都是第一次遇到，也是临时自己思考或者和同事讨论一起解决，整个过程算得上还是顺利的。   ZHOUNACHU  2011-03-25