原创 TQ开篇

 2012-12-3 12:57  3954 12 12 分类: FPGA/CPLD 文集: TimeQuest

TQ开篇提出几个问题：

1、如何判断某个时钟域是false，而无需分析？！

2、同理如何判断某个path是false，而无需分析？！

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上述两个问题中第一个问题提的似乎有问题，一般讲false是指path，应该没有所谓的clock false；而path又多指两个时钟域之间的path。所以一般的false path是指某两个时钟域直接的某些path不需要TQ分析（如果分析就会得到意想不到的错误结果），就设置这些路径为false path。

默认情况下，如果未指定（Altera软件假定所有未指定的时钟的默认频率为1Ghz），TQ假定设计中所有的clock都是相关的，并会分析报告所有路径。所以设计中应该给每个时钟指定其run频率。假如设计中时钟彼此不相关（即为异步时钟），应该为每个异步时钟添加set_clock_groups命令（如“set_clock_groups -asynchronous -group {Rx_clk}”），以给每个异步时钟指定时钟组。另外，在默认情况下如果设计中并未指明false path或者多周期路径的时候，TQ老是试图将所有路径当作有效（valid path）、单周期路径来分析；所以设计中一定要加约束文件，且约束文件中一定要指明false path以及多周期路径；不同时钟域之间的路径上应用false path约束，可以使之成为非有效路径，这样TQ就不会去分析之。