原创 总结一下近10年混饭于半导体电路行业的些许感受13

再说说仿真验证工程师的要求

Job Description:
Create verification plans for both block level and SoC level verification
Create testbenches in SystemVerilog with OVM/UVM
Utilize advanced verification techniques
Write tools and scripts in Perl and other script languages to enhance the verification process

Qualifications:
Experience with SystemVerilog and OVM/UVM
Experience with one or more simulators from the major EDA suppliers (Cadence, Mentor or Synopsys)
Experience with standard IP blocks and protocols such as Ethernet, TCP/IP, IPSec, iSCSI, DDR3, PCIe
Experience with advanced verification techniques like constrained random generation, functional coverage, assertions and formal verifiers
Experience with tools for regression management, configuration management and bug tracking
Good software skills in object oriented programming (OOP), C, C++, Perl, csh
Good problem solving
BS, MS or PhD in computer science or engineering

很久以前做数字电路的是没有专门的验证工程师的，甚至现在小点的公司，这个任务也由做数字逻辑的兼任。不过现在大部分项目都是整合ip，验证的工作量反而更大一些，所以专门分离出来这个岗位。现在主流趋势都是用SV的UVM,不过也有很多继承之前项目的要用specman，当然也有继续用verilog写验证平台的，整体来说这个工作更适合之前习惯写C++的人来做，对于习惯了RTL代码的人，需要些时间接受这些以前专门用在软件开发方面的思维方式。这个工作主要是设计验证平台，验证用列并协同逻辑设计人员查找错误。很多公司新招的毕业生都会先做几天验证测试，跑跑仿真，这说明这个工作是门槛比较低的，但是这个门槛低仅针对开发验证用列，设计一个高效方便的验证平台并不是很简单的事情，很多公司仍然沿用Verilog编写的验证环境，估计主要因为找不到人能搭建一个基于新方法学有效的验证环境。这个工作估计是电路设计岗位里边最接近码农的，当然也是需求人数最多的。这个岗位所开的工资，从毕业生的6，7k到大忽悠的20k以上，都是可能的，当然这个工作做成了领导，手下的人也是最多的。