数字图像已经发展到高清晰度和高速刷新的阶段，当今CMOS成像器的优越性能正推动了这个进程，成为这一领域图像传感器的唯一选择。高清晰度的图像包含了巨大的信息量，而高刷新速率的高清晰度图像，又要求以极高的速度传输和处理这些巨大的数据量。一帧数字图像包含的总像素数Nframe为：
Nframe = Ncolumn x Nrow
其中Ncolumn是图像阵列的列数，即水平方向每行的像素数；Nrow是图像阵列的行数，即一帧图像垂直方向的行数。静止图像的帧刷新速率FR (Frame Rate or Fresh Rate)往往比较低，而摄取活动画面的视频图像则要求更高的帧刷新率，通常从每秒15帧到120帧，在特殊应用中可以达到每秒上千帧的要求。高清晰度和高刷新率，使成像器的数据处理和传输速率达到每秒Giga像素的要求。因为绝大多数图像应用都要求高速刷新和传输图像信息，而CMOS成像器又具备直接输出数字图像信息的特点，所以从一开始CMOS成像器芯片就从引脚上直接输出并行数据，静止图像往往并行输出14 - 16bit图像数据，而视频图像因为要求更高的刷新速率通常输出8 - 12 bit。
如表是高清晰度电视HDTV和4K影院级高清晰度图像的像素速率：
影院级高清晰度图像的清晰度描述，用水平一行像素数的1024(1K)倍数表示，如表中4K图像表示的是每行4096像素的图像。可以看出，即使在HDTV格式，象素数据的输出速率也高达124 M pixel / s；而在4K高清晰度影院格式，这一速率要求甚至高达1.1G pixel / s。当图像数据并行输出时，图像数据速率分别对应于：124 MB / s和1.1GB / s。虽然在CMOS结构中这样速率的数字信号是有成熟的技术来解决的，但对于图像信息的模拟通道和12bit的模数转换，却难以简单地解决。所幸CMOS成像器在即使低清晰度的世代，就习惯于用多路模拟通道和多ADC结构，来降低对模拟电路的速度和采样速率的要求。
图6示意一个4K高清晰度成像器的多模拟通道和模数转换结构框图。在图中，像素阵列的下方，布局了偶数列的模拟通道；而阵列的上方，布局了奇数列的模拟通道。这种奇偶数列被分开上下的排列，即使在最初的成像器芯片上，也常被采用来抑制由于模拟信号引出方向而导致的固定图样噪声FPN。图中每一侧的每N个通道由模拟开关依次切换到N个可变增益模拟放大器Amp. s/n [N-1..0] 中，然后由N个模数变换器ADC s/n [N-1..0]转换成N路数字图像数据。阵列上下两侧每隔N列共享一路模拟放大器和模数变换器通道。上下共2N路模拟通道和模数转换器输出，使每一列模拟数据的采样时间延长2N倍。
虽然模拟信号通道的速度要求得到了降低，但是所有的数据都必须与像素时钟信号保持严格同步和良好的信号完整性，这个像素时钟的频率等于图像的像素速率：
CLK pixel = Pixel Rate
任何相对于像素时钟的偏移skew和抖动jitter都将会影响图像的正确重建。所以所有的图像数据输出必须由达到Gigabit / s速率的高速差分标准并行传输。
模拟信号通道的分组数根据实际情况而定，分组和并行的结果将使芯片的引脚数大幅度增加，而差分数据结构又使引脚数增加一倍。对于HD视频图像而言，可以采用BGA焊球网格阵列高密度封装，通常需要上千个引脚数才能满足要求。高速数据传输还会增加芯片的功耗，并使芯片的工作温度升高，对于集成有传感器的芯片而言，温度噪声将降低图像信号的信噪比，这对于芯片和片外结构设计都提出了挑战。
当然对于静止图像的传感器，被摄物体的运动和连续曝光速度的要求，也会对数据传输速率提出要求。但是就不会有像对连续图像高达每秒120帧那么高刷新率的要求，通常的要求在每秒10帧以下的数量级。
下一期话题：CMOS成像器的图像信号ADC
文章评论（4条评论）
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用户1398996 2014-11-24 15:21
hejunzhuo82_485844470 2013-2-6 13:36
用户1678513 2013-1-23 10:06
用户1102217 2013-1-16 11:23
请教罗老师：长久困惑我的一个问题：按(三)文中，36*24mm感光元件对于24M(3:2)像素的分辨率，每个像素的步距是6um,即36/6000点=0.006mm，那么一个标称的像素应该由相邻4个单色像素(2G1R1B)构成，所以实际上每个单色像素的步距应是3um，因而所有数码相机技术参数里的像素，实际上是由该值4倍的单色像素组成，亦即在这感光元件上，实际的像素阵列包括控制元件都是标称像素的四倍，行列数是2倍。这样理解对吗？还有，“之七”后还有没有后续的文章？如蒙赐教，可否加发邮件到“hmzjsh@vip.sina.com”，不胜感谢！