原创 视频处理心的(二) LVDS接收

上一篇我们介绍了LVDS的电视行业的一般知识,本篇来谈谈FPGA接收LVDS信号以及数据的解码.

在FPGA接收LVDS信号前,必须先保证信号的质量.下图为一组数据与时钟的眼图:

在图上,我们主要看以下几个方面:1,时钟与数据的相位;2,数据波形的幅度;

在LVDS的信号质量上,阻抗匹配是比较大的影响,关于PCB的布线,请参考这方面的资料,这里就不详细说明了.值得提出的一点是选FPGA芯片的时候一定要搞清楚所选的芯片100欧姆的匹配电阻是否可以通过FPGA内部的设置?因为在一些低端的芯片是没有这个功能的.就像我一样,买了一块FPGA开发板,卖方跟我说他们卖的开发板带LVDS输入,100欧姆匹配电阻在芯片里面设置.结果买回来仔细看芯片资料才发现这颗芯片没有设置匹配电阻的功能.白话了2000多块.这个卖方还是专业卖FPGA开发板的公司.北京的.什么玩意,这么不专业.

LVDS输入和输出在FPGA中都是有IP core的.以7bit,4+1,时钟74.25MHz为例.说明IP core的设置

首先,选择你所用的器件,我用的是Cyclone 3.  再选择LVDS receiver,

what is the number of channels ?  选择4...........表示4组数据;

what is the deserialiation factor ?   选择7...........表示每个CLK传7bit;

what is the input data rate?  填519.75.................即74.25*7

选择use shared PLL..........

what is the phase ............这个选项是选择数据线与时钟的相位差,因为LVDS的相位有差别,接收IP core能调整.