原创 视频处理心的(三) LVDS解码

LVDS 接收器IP core设置完以后,最好编译一次,然后就可以打开Pin Planner设置管脚了，首先将数据线和时钟线的I/O Standard设置为LVDS，系统自动把负端显示出来。当在Location一栏填Node name对应的管脚时，负端也是自动显示。所以从这里可以看出，刚开始的PCB定义管脚一定要按照芯片的DATASHEET上注明的LVDS管脚的正负对应清楚。

rx_in[3..0]对应视频处理心的(一)中LVDS传输图中的RDP,RCP,RBP,RAP.

因为LVDS的速率比较高，最好在Assignment Editor中，将输入管脚设置为Fast Input Regiter。

这样，LVDS的输入基本做完了。接下来就做LVDS的解码工作了。

在解码前，必须先了解LVDS IP Core的数据采集方式和输出。从IP core的帮助文档和使用手册我们可以了解到：1，LVDS以上升沿作为开始；2，数据的排列方式，原文是这样的：

rx_in[n-1] is the first bit received and rx_in[0] is the last bit received for channel one; for channel two, rx_in[2n-1] is the first bit received and rx_in[n] is the last bit received.

这端话的意思就是：每组数据都是高位在前，地位在后；第一组数据线数据为低；假设4组数据，每组传7bit的话。把上面的n用7来代替。那么28bit数据就是第一组数据线的第0bit为最低位，第四组数据线的第7bit为最高位。

在上图中的两条虚线是什么意思呢？一般在TCON的接收端是以图中的两虚线中的数据作为当前CLK的有效数据。而IP core是从CLK上升沿开始接收数据。这样就导致FPGA必须接收两个CLK的数据再从中各抽取一部分数据组成有效数据。

根据以上所说，我们先将输入的28bit数据打两拍，将两拍的数据按照JEIDA或者VESA把8bit或者10bitRGB与DE,HSync，VSync解出来。