原创 Altera官方QuartusII培训资料

2008-8-15 16:55 4150 9 13 分类: FPGA/CPLD

太大了,有90多MB,我上传到我的网盘中了,点击下面的链接下载:


http://www.91files.com/?GZNX380YT0YO7ATBH0YG


页面上出来如下图片的时候请稍等,


b406e6d6-417d-4257-a9f4-3cef5f122887.jpg


然后点下面的这个进行下载。


cfe8053d-3fc3-4796-9c03-ce38b91e05c5.jpg


另外,在线视频网址如下:


https://mysupport.altera.com/etraining/webex/Foundation_CN/player.html

PARTNER CONTENT

文章评论4条评论)

登录后参与讨论

用户1585077 2015-10-31 08:25

好贴转了 !支持作者 !

用户241034 2010-9-15 09:46

好贴转了 !支持作者 !

用户1496911 2009-4-27 10:51

hao

用户148789 2009-1-30 12:28

支持,谢谢!

用户167850 2008-10-17 10:47

好东西。。谢谢!

用户159940 2008-8-17 12:33

好东西
相关推荐阅读
用户124183 2010-10-04 18:48
[Craftor原创]基于Verilog的I2C总线驱动设计
摘要:此版本的设计中,笔者将协议里对总线的操作细分为4个,即起始(Start)、写(Write)、读(Read)、停止(Stop),并给对应的操作编码:起始(1000)、写(0100)、读(0010)...
用户124183 2010-09-03 10:42
4/8/16/32/64位乘法器的设计
4/8/16/32/64位乘法器的设计,单个时钟周期运算出结果。思路如下:4位乘法器a,b输入,y输出。使用case语句,对于输入a,y输出是b输入的16种可能。单个周期内可以输出结果。8位乘法器a,...
用户124183 2010-09-02 15:32
除法器的设计与仿真(Verilog&VHDL)
最近在做算法,要用到除法。本来想使用除法器的IP核,但发现Xilinx的除法器IP核是流水线的,如果是批量的数做除法,自然是很快,也很方便。而我的算法中需要将前一次的结果算出来之后,再到下一次运算里做...
用户124183 2010-08-06 09:58
Modelsim中添加Xilinx仿真库
不少朋友在刚接触Xilinx的FPGA时,对仿真库的编译和使用不是很了解,而官方的说明也不是很详细,而且看起来有些费劲,这里Craftor给出在Modelsim中编译和使用Xilinx库的详细教程,P...
用户124183 2010-08-02 22:51
周末写了个51单片机软核
为了弥补这段时间的罪过,这个周末决定做宅男,写程序。其实酝酿51软核已经有好几个月时间了,之前是因为在一个地方卡住了,中间停止了。上周五上班的时候突然来了灵感,一下子想通了,呵呵代码不长,1000多行...
用户124183 2010-06-19 15:41
深入研究Modelsim之使用do文件仿真(1)
Modelsim的仿真功能非常强大,本文介绍使用do脚本仿真单个Verilog或者VHDL文件的操作过程,希望对大家有用!以带时钟和复位信号的计数器为例,代码如下:module counter (  ...
EE直播间
更多
我要评论
4
9
关闭 站长推荐上一条 /3 下一条