原创 FPGAer需要UVM吗？

FPGA工程师需要UVM吗？这个问题在FPGA越来越“软”的今天似乎答案有点明显，虽然现如今FPGA的容量特性空前强大，硬件方面：集成多核处理，DSP核，各种高速接口，外存控制器模块等等，这些功能一般核通过流行的互联总线（AXI,Avalon）等连接；软件开发环境方面：越来越好的SV开发支持，DSP算法综合插件（DSPBuilder,SystemGenerator）,高层次语言综合（HLS）支持，使得FPGA更像是一块SOC带了一部分可编程的特性。你会发现你用FPGA实现的功能越来越多，但需要做的传统逻辑验证工作似乎越来越少，利用UVM来做现如今的逻辑验证似乎是杀鸡用牛刀，UVM Express已经足够。

但是，另一方面，为应对FPGA日益软化的趋势，对于FPGAer来说可以通过学习UVM来了解和掌握面向对象（Object Orientated approach）的编程思想，编程框架（frame）等软件码农们的常见基本思想，从而打通自己软硬兼修的“任督二脉”，拓宽自己的“戏路”。（只懂C，太不够了，好不好）

我的UVM学习路径：

https://verificationacademy.com 是UVM的老巢，UVM的方方面面都可在上面找到。

课程“Basic UVM”是很好的入门材料，通过学习可以了解UVM验证环境的组成和搭建，一些基本概念：object, component, connect, TLM, agent, monitor, scoreboard等等，我目前还处于这个阶段，具体的语法和细节可以先不用关注，方法和思想最重要。