原创 【原创】SOPC中自定义元件的端口设置解析

Nios II 嵌入式系统驱动设计（一）

       最近一直在做SOPC自定义元件的设计及其驱动的编写，今天先分享一些关于自定义元件端口设置的内容。

       在版本8.0中，SOPC Builder已经集成了七十多个IP，用户可以非常方便的应用这些元件，不过在实际应用的时候，有些元件并没有包含在SOPC中，需要用户自己编写元件代码，并集成进SOPC Builder里面，自定义元件的集成过程其实就是将元件通过Avalon总线兼容的端口挂载到Avalon总线上，因此最重要的一步就是设置元件的端口，使其能挂载到Avalon总线上。

       在7.2版本之后，Quartus II在自定义元件端口设置方面做了很大的修改，下面是变更的内容。

       我们可以发现除了已有的Master，slave以及tri-state slave以外，还新增了流处理端口，中断收发端口，时钟及输出端口。因为在7.2版本以后，除了Avalom-MM总线外，SOPC又新增了Avalon-ST总线，因此端口也相应的增加了。

       下面列出在7.2版本后主端口和从端口所需的端口信号，表中还列出了和以前版本的端口比较。

       确定了需要哪些端口后，需要编写元件代码（Verilog或VHDL），在端口命名中，Altera推荐用如下命名方式，以便在导入component editor之后能自动识别成相应的interface type。

<interface type>_<interface name>_<signal type>[_n]

interface type如下表所示：

比如下面的端口定义：

module my_slave_irq_component (
    // Signals for Avalon-MM slave port “s1” with irq
    csi_clockreset_clk; //clockreset clock interface
    csi_clockreset_reset_n;//clockreset clock interface
    avs_s1_address;//s1 slave interface
    avs_s1_read; //s1 slave interface
    avs_s1_write; //s1 slave interface
    avs_s1_writedata; //s1 slave interface
    avs_s1_readdata; //s1 slave interface
    ins_irq0_irq; //irq0 interrupt sender interface
);
    input csi_clockreset_clk;
    input csi_clockreset_reset_n;
    input [7:0]avs_s1_address;
    input avs_s1_read;
    input avs_s1_write;
    input [31:0]avs_s1_writedata;
    output [31:0]avs_s1_readdata;
    output ins_irq0_irq;
    /* Insert your logic here */
endmodule

       当元件设置好端口，并编写完相应的Verilog或VHDL代码之后，并可以通过SOPC Builder中的Component editor集成进SOPC Builder中，用户并可以非常方便的调用。关于这部分内容请参考SOPC自定义元件的添加及运行。