原创 时序电路亚稳态分析

2009-8-16 21:47 5386 16 17 分类: FPGA/CPLD

这篇文章是我对电子设计中,亚稳态问题的一种分析和总结。文章通过对数字电路中器件的工作机制的介绍,引出亚稳态问题的发生机制。并通过对亚稳态问题发生机制的探讨,用以得到一种能够清楚地,有的放矢地解决亚稳态问题的能力。而这种能力,将会成为你作为一个工程师的价值所在。希望通过这个探讨,可以使你设计出属于自己的预防亚稳态的方法。


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文章评论1条评论)

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用户230279 2009-10-20 19:26

你好,我是刚学FPGA的,你的文章我看了我想问一下你有没有自己做FPGA板子的电路图。我也想自己做。我想加你的QQ,不知道可不可以我的邮箱sea_jiangjinping@163.com
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