原创 KeypadScan User Constraints file

 2009-2-17 12:26  2862 4 4 分类: FPGA/CPLD

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## KeypadScan User Constraints file (UCF)
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## The following constraints are intended to be used with the
## design KeypadScan.
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## mike gulotta, 3/3/05
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## Set clock frequency.
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NET "clk" TNM_NET = "clk";
TIMESPEC "TS_clk" = PERIOD "clk" 1 MHz HIGH 50 %;
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## Map the net "clk" to a global clock resource.
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## Add an internal pullup resistor to column inputs.
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NET "column<0>" PULLUP;
NET "column<1>" PULLUP;
NET "column<2>" PULLUP;
NET "column<3>" PULLUP;
NET "column<4>" PULLUP;
NET "column<5>" PULLUP;
NET "column<6>" PULLUP;
NET "column<7>" PULLUP;
##
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## Initialize bit 7 of the shift register to a logic 0 and all
## other bits to logice 1s.
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INST "shiftreg_0/Q" INIT="S";
INST "shiftreg_1/Q" INIT="S";
INST "shiftreg_2/Q" INIT="S";
INST "shiftreg_3/Q" INIT="S";
INST "shiftreg_4/Q" INIT="S";
INST "shiftreg_5/Q" INIT="S";
INST "shiftreg_6/Q" INIT=S;
INST "shiftreg_7/Q" INIT=R;

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