原创 求助:关于VHDL的BUFFER

2009-6-6 11:15 3745 1 1 分类: FPGA/CPLD
我在做一个4×3键盘的扫描

key_43包括了两个component
COMPONENT key_scan IS
PORT(
CLK_SCAN : IN ?STD_LOGIC;
KEY_DRV : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)
--输出的扫描序列
);

COMPONENT key_yima IS?
PORT(SC_CLK ? : IN ?STD_LOGIC; ?--扫描时钟脉冲
KEY_DRV : IN STD_LOGIC_VECTOR(3 DOWNTO 0); --扫描序列
KEY_IN ? : IN STD_LOGIC_VECTOR(2 DOWNTO 0); --键盘输入序列
OUT_NUMB : OUT ?INTEGER RANGE 0 TO 15 --按键输入译码后的值
?? ? ? ? ?);
现在来说 key_scan的KEY_DRV是输出
key_yima(译码)的KEY_DRV是输入
但是我的 key_43的KEY_DRV想用BUFFER,
因为 key_43 还有上一层,把KEY_DRV定义为OUT
但是Xilinx报错,说Parameter KEY_DRV of mode buffer can not be associated with a formal port of mode out.
key_scan引用的那行:
?? ?key_scan1 : key_scan PORT MAP(CLK_SCAN=>CLK_SC , KEY_DRV=>KEY_DRV);
就是这句出错,有什么解决办法吗? 当然KEY_DRV改INOUT可以解决,但是如果我想用BUFFER有什么办法吗?


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