原创 多周期路径multicycle_path续1

2013-8-31 18:06 1183 19 19 分类: FPGA/CPLD

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在设置multicycle_path的过程中,一定要注意到底start clock 是多周期,还是end clock 是多周期。这关系到时序分析。默认情况下,set_multicycle_path对建立时间的分析是设置end clock为多周期,对保持时间分析师设置start clock为多周期。
即:
set_multicycle_path -setup 2 -from a -to b 
等价于
set_multicycle_path -setup 2 -end -from a -to b 

set_multicycle_path -hold 1 -from a -to b
等价于
set_multicycle_path -hold 1 -start -from a -to b

了解multicycle的,应该都知道设置setup的周期是X,那么设置hold的周期为X-1。
下面的设置我们也会按照这样默认的规矩来设置。

下面再分析一次快时钟采集慢时钟:

假设我们已经知道3*clk1>delay>2*clk1
那么,如果我们不仔细思索,大概会写成如下:
set_multicycle_path -setup 3 -from clk1 -to clk2
set_multicycle_path -hold 2 -from clk1 -to clk2
下面我们扩展成默认写法:
set_multicycle_path -setup 3 -end -from clk1 -to clk2
set_multicycle_path -hold 2 -start -from clk1 -to clk2
那么我们看下时序分析:粉色setup检查,红色hold检查

这里我们会发现,和我们预计的不太一样,问题就出在工具的默认设置上。
这里我们不看setup的check,这个和我们想要检查的一样。
我们看下hold的设置:
set_multicycle_path -hold 2 -start -from clk1 -to clk2
我们来了解下start,这个start说明start clock是多周期的。
dc默认a点作为hold的check点。这里又有默认的start,所以就产生上图的hold check。
如何才能让dc做我们想要的check 呢?改成下面形式:
set_multicycle_path -setup 3 -end -from clk1 -to clk2
set_multicycle_path -hold 2 -end -from clk1 -to clk2
分析结果:B点setup检查,A点hold检查

我们再看一下慢采快。

 

同样,假设我们已经知道3*clk1>delay>2*clk1
那么,同样,如果我们不仔细思索,大概会写成如下:
set_multicycle_path -setup 3 -from clk1 -to clk2
set_multicycle_path -hold 2 -from clk1 -to clk2
扩展成默认写法:
set_multicycle_path -setup 3 -end -from clk1 -to clk2
set_multicycle_path -hold 2 -start -from clk1 -to clk2
那么我们看下时序分析:B点setup检查,A点hold检查

 分析和快采慢一样。

修改成:
set_multicycle_path -setup 3 -start -from clk1 -to clk2
set_multicycle_path -hold 2 -start -from clk1 -to clk2
分析如下:B点setup检查,A点hold检查

建议:
快采慢:

慢采快:

 

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