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用户1494941
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用户1494941
2013-9-5 09:55
如何选择复位方式?
在一个FPGA项目设计之初,全局网络的建立至关重要,其中包括时钟网络和复位网络。而通常设计者对时钟网络的规划尤为小心,可却忽视了复位网络,这个复位 ...
1606
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复位
用户1494941
2013-9-5 09:52
Xilinx 7系列FPGA使用之CLB探索(三)之多路复用器
最近有幸与Xilinx的FAE交流了一次,收益颇多,其中讲到了Xilinx FPGA的内部结构,进一步加深了我对FPGA的认识。在 Xilinx 7系列FPGA使用之CLB探索 和 ( ...
7454
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多路复用器
用户1494941
2013-9-5 09:50
Xilinx 7系列FPGA使用之CLB探索(二)
在 Xilinx 7系列FPGA使用之CLB探索 中研究了CLB的结构,并主要讲述了SLICEM扩展移位寄存器的使用。另外SLICEM还可扩展成分布式RAM,此处就补上对分布式RAM ...
2348
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clb
用户1494941
2013-9-5 09:48
Xilinx 7系列FPGA使用之CLB探索(一)
7系列FPGA是Xilinx新推出的基于28nm工艺的FPGA,其中包含三个系列:Artix、Kintex和Virtex。因项目要使用kintex7为平台做设计,需要对其内部结构做了研究 ...
1382
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25
clb
用户1494941
2013-9-3 00:21
源同步信号跨时钟域采集的两种方法
对于数据采集接收的一方而言,所谓源同步信号,即传输待接收的数据和时钟信号均由发送方产生。FPGA应用中,常常需要产生一些源同步接口信号传输给外设芯片 ...
1875
21
0
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跨时钟域
源同步
用户1494941
2013-9-3 00:19
跨时钟域设计的一点总结(2)
附录(相关设计技巧): 1. 慢时钟域到快时钟域的同步及上升(下降)沿检测电路 同步和上升沿检测电路 :(注意输入B是被反向过的) ...
2771
22
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跨时钟域
用户1494941
2013-9-3 00:19
跨时钟域设计的一点总结(1)
1. 亚稳态的概念说明 是指 触发器 无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时,既无法预测该单元的输出电平,也无法预测 ...
1365
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跨时钟域
用户1494941
2013-9-2 18:54
信号边沿检测
牛崩啊…… 不过我还是云里雾里,于是建立了一个工程测试了一下,下面是RTL: 经过他们解说,明白了: ...
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检测
沿
用户1494941
2013-9-2 10:49
skew与jitter
系统时序设计中对时钟信号的要求是非常严格的,因为我们所有的时序计算都是以恒定的时钟信号为基准。但实际中时钟信号往往不可能总是那么完美,会出现抖动(J ...
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jitter
skew
用户1494941
2013-9-1 11:19
同步复位和异步复位的比较
一、特点: 同步复位:顾名思义,同步复位就是指复位信号只有在时钟上升沿到来时,才能有效。否则,无法完成对系统的复位工作。用 Verilog 描述如下 ...
1180
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同步复位
异步复位
用户1494941
2013-8-31 18:06
多周期路径multicycle_path续1
版权声明 :转载时请以超链接形式标明文章原始出处和作者信息及 本声明 http://www.blogbus.com/bb2hh-logs/38665424.html 注明:如需转载, ...
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multicycle_path
用户1494941
2013-8-31 18:05
多周期路径multicycle_path
版权声明 :转载时请以超链接形式标明文章原始出处和作者信息及 本声明 http://www.blogbus.com/bb2hh-logs/21015786.html 注明:如需转载, ...
1909
13
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multicycle_path
用户1494941
2013-8-31 18:01
setup time 与 hold time 之三
版权声明 :转载时请以超链接形式标明文章原始出处和作者信息及 本声明 http://www.blogbus.com/bb2hh-logs/20757249.html 注明:如需转载,请 ...
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setup/hold
用户1494941
2013-8-31 18:00
setup time 与 hold time 之二
版权声明 :转载时请以超链接形式标明文章原始出处和作者信息及 本声明 http://www.blogbus.com/bb2hh-logs/20563101.html 注明:如需转载, ...
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setup/hold
用户1494941
2013-8-31 17:58
setup time 与 hold time(1)
转载,请注明作者出处,谢谢~,Author:pythonlong ic代码的综合过程可以说就是时序分析过程,dc会将设计打散成一个个路经,这些路经上有cell延迟和n ...
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setup/hold
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