原创 电脑主机板上时钟电路设计

    主机板时钟电路的需求

    熟悉硬件的读者应该都知道，主机板上处理器、芯片组和主存储器等几个主要的组件各有其工作时钟，中央处理器CPU的外部频率依照摩尔定律不断提高，随着英特尔与AMD在近期推出多款新的处理器，200MHz外频的时代也正式来临(CPU上标示的工作速度为处理器内频，是以外频乘以倍频产生，并不由主机板时钟电路直接提供)。处理器和北桥芯片之间以前端总线(FSB)相连接，以CPU的外频为基准，每周期传送两次或四次数据，所以200MHz外频乘上四倍频就可以得到800MHz的FSB速度。内存也随着CPU的脚步，工作频率快速推进到200MHz的DDR400 PC3200规格。其余南桥芯片与AGP、PCI、USB等总线则各有其业界规定的工作时钟标准，如PCI为33MHz、AGP为66MHz等等。

    因此主机板的时钟电路必须为许多的组件提供各种不同的工作频率，以往旧式的主机板都是使用石英振荡器来处理，但石英振荡器一次只能输出一种频率，在需要多种时钟输出的新式主机板中，显然不敷使用。所以有些厂商将这些原本散布在主机板上各处的振荡电路整合成一颗可输出各种频率的芯片，主机板采用此类时钟产生芯片将可以达到节省成本与空间的目的。

    时钟发生器的基本构造

    锁相环(Phase Locked Loop ,PLL)是时钟发生器的核心技术，现代的时钟发生器只需由石英晶体提供一个基准频率，并利用一个以上的PLL，搭配不同比例的除频电路，来产生各种频率的时钟输出，取代传统系统中的多个石英晶体。时钟发生器的基本架构如图1所示。

    其中PLL的部分具有两个输入端，分别为参考频率(Fref)与反馈频率(Fvco)，与一个输出端(Fout)。三者之间关系可以公式表示如下。

    Fout=(Fref·P)/(Q·N)

    PLL基本上为一个负反馈系统，在回路中利用反馈信号，将输出端的信号频率及相位，锁定在输入端参考信号的频率及相位上。相位频率检波器(Phase Frequency Detector，PFD)比较基准参考频率(Fref)及反馈频率(Fvco)两者之间的相位关系与频率的差异，并检知出两者相位的相位差及频率的高低差，以影响电压控制振荡器(Voltage Controlled Oscillator，VCO)的频率输出。当Fref/Q超前Fvco/P时，UP高电位输出使Fout频率加快；相反的当Fref/Q落后Fvco/P时，DN高电位输出使Fout频率减慢，最后可达到如公式所表示的稳定输出状态，因此只需调整PLL外部除频电路的P、Q、R值之间的比例，就可得到需要的输出频率。

    PC超频与时钟电路的关联

    超频对于计算机发烧友来说，可谓是最热衷的一个主题了。所谓超频就是强迫系统的工作时钟于高于标示的频率，从而达到提高性能的目的。

    基本的超频方法即是藉由手动调整将中央处理器的工作频率提高至标准的工作频率之上，一般而言，生产中央处理器的厂商为了确保其CPU工作的稳定可靠，通常会以实际测试结果的较低规格来标示，使制造出来的计算机系统以低于CPU极限值的速度工作。因此使用者便有机会在不用付出额外成本的情形下，压榨出系统的最佳效能。

    中央处理器的工作频率等于外频乘以倍频数，不管是调整外频或是倍频数都可达到提高中央处理器工作频率的目的，但目前大部分的CPU出厂时都已将倍频死锁固定，因此只剩下外频的部分可以由使用者动动手脚。

    以往调整外频/倍频的方法，需要使用者根据说明书调整主机板上的跳线或是DIP开关，以获得想要的频率。新一代的时钟发生器，配备有SMBus(System Management Bus)接口，可由BIOS直接控制，因此使用者甚至不用拆机壳，只需坐在计算机面前，通过键盘及屏幕，即可随意调整系统工作频率了。此外通过控制时钟发生器中的缓存器控制位，可以以极小的线性级距微调CPU的外频(以MHz为单位)，不像以往的跳线设定方式，一下子从100MHz直接跳至133MHz，CPU容易超出其极限而导致当机。

    如前述提到，主机板上各个组件都有其固定的工作频率，而各个总线的工作频率和系统的频率大部分都维持固定的比例来工作。换句话说，传统的时钟发生器通常是以CPU的外频作为基准频率，通过固定比例的除频，产生其余外设所使用的时钟。所以当使用者调高CPU外频的同时，总线及外设的时钟也会等比例地被提升，有的时候CPU尚未超出其工作极限，反而是外设承受不了过高的频率而罢工了。

    为了提高在超频时的系统稳定性，新一代的时钟发生器将AGP/PCI等总线的频率，采用与CPU外频“异步”的设计方式，或加入多段式的除频子系统，使用者就可以自由设定AGP/PCI的工作频率，以符合外设的工作需求。

    目前使用软件来调整超频的频率，如果频率设定超过系统可接受的范围时，计算机根本就无法工作了，如何将设定调回原先可使用的状态呢？CYPRESS为此在时钟发生器中加入了称为看门狗定时器(Watchdog Timer)的设计，每当BIOS为系统设定了新的工作频率时，BIOS也要负责设定看门狗定时器的倒数计时时间。系统依新的工作频率重新开机后，定时器依所设定的时间倒数，若系统正常启动，则BIOS会负责通过SMBus将定时器设定清除，系统往后就依新的工作频率运行；若是系统无法正常启动，当定时器倒数结束后，时钟发生器会发出复位信号，使系统重新启动，并将时钟发生器中的频率设定回复成之前可正常工作的频率设定。因此当频率设定失败时，系统将自动重设为原始状态，使用者无须介入以硬件重设系统。

    时钟发生器可简化主机板设计

    专为主机板设计的时钟发生器，提供多种的可编程特性，方便主机板厂商设计产品。比如说，对于使用者超频的需求，藉由可编程设定的时钟频率，可由BIOS中自由设定工作频率，而不需要在主机板上多加额外的控制电路。

    可编程的时钟发生器除了满足超频的目的外，其动态的频率调整能力还可以用于减少电源消耗。以笔记本电脑为例，系统在运行时并不总是需要全部的处理器效能，此时可通过时钟的降低，减少系统的功率消耗，延长电池的使用时间。

    另外与使用者较为无关的时钟发生器特性，还包括可程控的时滞与定时，主机板厂商可配合各种不同的机板布局，调整各种接口时钟之间的时钟延迟，使各种相关接口的组件保持同步(或符合其相对的时钟延迟规格)动作。并可依各类内存的不同特性，微调时钟信号的触发相位，以方便工程师进行电路板设计。

    主机板厂商也时常为了符合各种电磁干扰(EMI)的法规而烦恼，产品通常必须重复进行送测、重布线、遮蔽隔离等耗费时间精力的程序，延后产品的上市时程，降低产品的获利能力，目前时钟发生器中的可编程扩频(SST)功能则可用来降低产品的EMI。

    利用时钟发生器中PLL的特性，以图2所示的Lexmark曲线，以系统时钟为中心作小幅度的调变，将可使EMI的能量平均散布在一小段的频谱范围中，以降低单一频率EMI的峰值，如图3所示。

    可编程的扩频比例，可视主机板的线路不同布局，让主机板工程师自行设定最符合该主机板设计的扩频比例参数，调整出最好的EMI扩频效果，也使工程师能在最短的时间内完成产品的开发。

    时钟发生器与CPU一样，也随着时代的脚步逐渐进化。目前时钟发生器的多功能与可编程特性让使用者在操作上越来越便利，也使厂商在产品设计上更加灵活。