接着上回。这次是rtl视图。
这是我初步设计的RTL级视图。 3个模块，一个用ALTERA自带的PLL生成的时钟频率。 一个累加器和加法器，一个存储正弦幅值的单口ROM。
K_DATA 频率控制字节，16位，D_DATA 相位控制字节10位，ROM的容量一个10位，深度1024的。
除了中间累加器模块外另2个都是用ALTERA自带的IP生成。
D_DATA = 0, K_DATA = 1的波形
余弦
D_DATA = 0，K_DATA =64 频率控制
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