原创 沟槽栅低压功率MOSFET 的发展(2)

2012-7-27 17:05 1650 15 15 分类: 消费电子

 

  一、减小沟道电阻RCH

 

  按照我们前面分析的,对于超低压 MOSFET,由于漂移区电阻RD 相对所占比例较小,所以在漏源通态电阻各组成因素中沟道电阻RCH 起主要决定作用。因此很多优化漏源通态电阻的方法是通过改善沟道电阻来实现的。减小器件沟道电阻可以从以下方面考虑:(i)改善p 型体区的深度和掺杂分布;(ii)减小原胞尺寸;(iii)使用表面积累模式MOSFET

 

  (i) 改善 p 型体区的深度和掺杂分布

 

  减小p 型体区深度可以使沟道长度缩短,从而达到减小沟道电阻的目的。但是沟道缩短带来的短沟道效应可能会对栅源间的耐压产生一定的影响。另外,对于传统的沟槽MOSFET,采用单次离子注入形成p型体区(p-body)时会形成掺杂浓度的不均匀分布,这样在靠近表面的低浓度区会形成比较大的沟道电阻。一种改进的方法就是采用多次注入代替单次注入,形成近乎均匀的方形掺杂p 型体区[3],如图4 所示。实际证明这种方法对改善漏源通态电阻十分有效。对槽深1.5μm,槽宽300nm,p 型体区结深0.7μm的条状原胞结构的器件进行测试,显示出在Vgs=10V 时,Rds(on)最低为4mΩ·mm2,已经达到相当低的数值。

 

图2. 多次注入产生的方形沟道掺杂分布[3]

 

  (ii) 减小原胞尺寸

 

  减小原胞尺寸能够使单位面积芯片内沟道的数量增大,因而增加了沟道的宽/长比,使电流通路增大,从而达到减小沟道电阻的目的。一种实现的方法是减小原胞尺寸(cell pitch)。利用目前先进的微电子工艺,更细的光刻线条可以用来制作更窄的沟槽宽度。

 

图3. 使用spacer 和I 线光刻产生的窄沟槽[3]

 

  另外,由于普通光刻所使用的I 线紫外波长为365nm,曝光可得到的关键尺寸为0.35μm,为了得到更小的关键尺寸而不使用成本更高的深紫外(波长为248nm),[3]中提出利用内置spacer 的方法突破I 线光刻的限制,如图4。即先在开口为0.7μm 的氧化物掩膜上生长一层薄的氮化物,然后淀积一层TEOS 层(其厚度决定着制成的沟道宽度),接下来是刻蚀spacer。这样,由于spacer 的存在,可以刻出很窄的沟槽。对于宽度为2μm的单元来说,实验结果可以得到的最窄槽宽为300nm。伴随槽宽的减小,原胞密度增加。

 

  另一种增加沟道密度的方法是改变原胞的形状。对于多角形的原胞结构(如方形和六角形),原胞密度的增加直接导致沟道密度增加,这就增加了电流通路,使通态电阻下降。

图4. 表面积累模式MOSFET[5]
(a) 栅极电压为0V
(b) 栅极电压为-5V

 

  (iii) 使用表面积累模式 MOSFET

 

  表面积累模式MOSFET 的基本单元如图6 所示,由于在源漏间没有p 型区,所以器件工作模式很像垂直沟道JFET。通过合理设计栅极间所夹n-区的宽度和掺杂浓度,使之在p+多晶硅栅的内建电势作用下或者在栅极加负偏压的情况下完全耗尽,从而实现器件的常闭特性。当在器件栅极加正偏压时,靠近槽栅侧壁的半导体表面感生出一层积累层,形成源漏的导电沟道。沟道电阻的计算公式R = (L ⋅W)/ (μa ⋅Cox ⋅Vg) (1)。

 

图5. 精细沟道MOSFET 结构和掺杂分布[6]

 

  其中,L 为沟道长度,W 为单位原胞的宽度,μa 为积累层迁移率,Cox 为单位面积氧化层电容,Vg 为栅极偏压。缩短沟道长度能够减小沟道电阻,但是由于耗尽区同时减薄,所以很大程度上减小了器件的耐压。通过对以耐压25V,栅极偏压15V 为优化目标的器件进行测试得到漏源通态比电阻可以达到10mΩ·mm2。但是此种结构的缺点是全部漏极电压也加在了栅氧上,并且在n+衬底和n-外延层结附近电场强度出现峰值,降低了器件的击穿电压。为了改善上述缺点,Syotaro Ono 等人提出了耐压30V 的精细沟道MOSFET 结构[6]。其结构示意图如图7 所示。这种结构的改进是在衬底和n-外延层间增加了一个较薄的n-漂移层,使之在保持低通态电阻的同时能够取得较高的耐压。最后实验结果发现在栅极偏压10V 时漏源通态比电阻(specific on-resistance)不仅可以达到10mΩ·mm2,而且击穿电压上升至33V。缺点是由于沟槽很深,导致Qgd 较大,这样即使Rds(on)很低,FOM 也会较大。

 

  二、减小积累层电阻RA

 

  积累层是在栅压的作用下,低掺杂n-区体内的多子电荷被吸引到半导体表面,形成高浓度的n+层,该层即为积累层。积累层中多子电荷的增加可以有效减小RA。积累层中电荷 Qe = Cox (Vgs −Vth) ,所以减小RA的一种方法是提高栅极电压,另一种方法是提高表面载流子迁移率。例如沿{100}方向挖槽可以得到比沿{110}方向挖槽更大的有效电子迁移率[7]。

 

 

沟槽栅低压功率MOSFET 的发展(1)

 

 原文地址:http://kte99.com/Article/goucao_1.html

 

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