原创 沟槽栅低压功率MOSFET 的发展（3）

　　三、减小漂移区电阻R_D

　　在满足耐压的条件下，可以采用减薄漂移区厚度和增加漂移区掺杂浓度的方法减小R_D。另一种减小漂移区电阻的方法是在n-外延层中增加p 型埋层[8]。这种器件称为浮岛单极器件（FLoating Islands unipolar devices），如图6.（b）所示。对于传统VDMOSFET，电场的峰值出现在与n-外延层接触的p 型体区的底部。引入浮岛后，同样的电场尖峰被分成两部分分别出现在两个p 型区表面，如图6.（c）。这样，漂移区的最大电场被分成两部分，从而在同样的外延层掺杂浓度下，击穿电压可以有所上升。或者说，在保持原有的击穿电压下，n-外延层的掺杂浓度可以适当提高。[11]中实验结果表明，在相同测试条件下与传统VDMOSFET 相比，FLIMOSFET 的通态电阻最高可以下降33％，同时击穿电压还略有所提高。

　　图6. a. 传统VDMOSFET；
　　b. 带有p 型埋层的FLIMOSFET；
　　c. 传统VDMOSFET 和FLIMOSFET 结构中的理论一维电场分布[11]

　　四、减小衬底电阻 R_S

　　对于超低压MOSFET，很大一部分通态电阻来自于衬底电阻[5][6]。提高衬底的掺杂浓度和减薄衬底的厚度都能有效的减小R_s。

　　五、减小源区接触电阻

图7. 制作远端接触结构器件俯视图[9]

　　当器件制作工艺进入亚微米级时，原胞尺寸变得很小，源区面积的减小使得制作接触变得越来越困难，也必然带来了接触电阻的增加。早期提出的一种方法是将各个原胞的源引出到一起，然后间隔一定的距离集中作接触[9]。结构如图7 所示。这种设计的主要优点是，由于接触并不包含在每个原胞中，所以原胞之间的距离可以非常近，使得原胞密度增加从而减小R_ds（on）。但是这种设计也存在一个缺点。因为此结构用栅极多晶硅覆盖了大部分源区，所以栅源电容大幅度提高。因此，[9]的结构需要对此电容作进一步的优化。

　　另一种方法是将多晶硅栅极完全埋在沟槽之下，而将N⁺/P⁺源区做在沟槽的侧壁上[10]。其结构如图8 所示。器件的制造经过三次光刻（刻槽、刻多晶硅和刻属），其它可以完全用自对准工艺。由图8 可以看出，在给定的原胞尺寸下，源区接触面积可以增大几倍（依赖第二次刻蚀的沟槽深度）。这样，避免了为制作源接触而刻意增大源区面积，对减小接触电阻和增加原胞密度都是有所帮助的。实验测得用此结构制得的器件通态比电阻可以达到12.9mΩ·mm2。

图8. 源区制作在沟槽侧壁的结构[10]

　　除此之外，栅极氧化物厚度也会对通态电阻产生一定的影响。[11]中给出了以下三个公式：

　　其中，L 为沟道长度，W 为总的沟道宽度，μ 为沟道电子迁移率，V_gs 为施加在栅源上的电压，V_th 为MOSFET 的开启电压，εox 为氧化物的介电常数。由（2）（3）可以看出减小T_ox 有利于减小R_ds，但是会使C_ox 变得很大。通过（4）我们发现T_ox 并不对FOM 产生影响，但是由于栅氧还需要承担一部分耐压，所以也应合理选择T_ox。

　　另外，在实际器件中还可能存在由于封装或源/漏金属与N⁺半导体间的非理想接触所形成的附加电阻，这些都需要通过改进工艺进一步消减。

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