原创 基于FPGA的DVI/HDMI接口实现方案

ECP2M/ECP3的CML SERDES输入(见图3的接收信号流)收到T M D S三个通道的信号(0、1,和2)数据。由于DVI/HDMI的信号不采用标准的8B/10B编码，SERDES后面的PCS设置成10位模式(旁路)。T M D S信号传输使用对本协议唯一的四个对齐的字符(不同于8B/10B方式)。串行器与SERDES的CDR传递10位的原始数据，FPGA进行字节对齐。DVI/HDMI链路连接能以多个不同的频率发送数据，自动检测逻辑被用来检测正在传送的是哪种分辨率，并配置PCS以便在SERDES锁相环中实现锁定。

接收同步

一旦10位数据在FGPA中，执行上述定义的三个步骤(字节对齐、通道对齐、多通道对齐)是必须的 .字节对齐：设计确定在数据流的哪里是10位数据字节的开始和结束。在FPGA结构中使用有限状态机(FSM)来完成这一任务。把数据流的第一个和第二个10位组合在一起，形成一个20位的总线;然后分解至9位、10位总线。在这一阶段，数据与对齐的字符进行比较，当字符顺序发生了8次(称为单通道对齐)，同步信号有效。状态图如图4所示。

同步检测之后，对齐数据的字节写入FIFO.当所有三个通道都完成了“通道对齐”,就可以写入FIFO,至此通道对齐的任务就结束了。在这一阶段， FPGA将等待直到FIFO处于半满状态，并在同一时间(多通道对齐)对三个FIFO进行读操作 .这将保证三个通道对齐，并同步。

基于ECP2M的发送功能实现

ECP2M传送锁相环有最佳的操作范围，预定义的范围为：Low、MedLow、 Med、MedHigh 和 High.通过SCI总线，所有这些范围在ECP2M中都是动态配置的。因为有各种各样的显示分辨率，针对理想的输出率，DVI/HDMI参考设计必须有SERDES组。例如，如果要求一个720p的HDMI显示，即742.5Mbps,SERDES PCS必须设置在适当的范围(MedLow)。显示的数据是放置在一个由DVI/HDMI参考设计定义的FIFO中。同步从三个T M D S的每个通道中读取数据，然后将FIFO的数据移至PCS,再用SERDES进行传输。PCS设置成10位模式，串行输出FIFO的数据。在这一阶段，采用合适的时钟，数据将被转换为新的T M D S 流，使接收器恢复信号，如果配上显示器，就会出现图像。具体原理见图5.

系统演示和验证

这个DVI/HDMI参考设计是经过检验和验证的，并遵守相关规范。莱迪思已经实现了DVI环回演示，展示了设计的功能。可用ECP2M50E-SEV SERDES评估板和其它硬件来进行演示，莱迪思半导体公司提供评估板和其他硬件。除了电路板之外，系统演示还需要DVI至SMA的接口卡、各种DVI和SMA电缆、一个DVI源和监视器。整个演示和测试设置如图6所示。

通过DVI至DVI或HDMI到DVI电缆，从笔记本电脑的接口得到DVI/HDMI数据流。DVI至SMA接口卡将转换为DVI连接器至SMA,可通过SMA电缆与评估板相连接。一旦信号到达FPGA,将进行处理并环回至TX SERDES通道。然后，通过SMA电缆传输数据送回到电路板上的SMA至DVI适配器，并最终在显示器上进行比较。ECP2M集成了用来接收和发送三个DVI T M D S数据流的代码。在FPGA内完成字节对齐和同步逻辑，并将数据存入FIFO.在传输方向，ECP2M从FIFO中取得数据，以10位的模式直接传送至SERDES.该设计确保可在FIFO中三个DVI/HDMI通道完全对齐。

利用内置的SERDES和可以从莱迪思半导体公司得到的参考设计，ECP2M可以成功地实现接收和/或传送DVI/HDMI接口功能。通过使用FPGA技术和参考设计，设计人员能够很快地实现设计的其余部分，并无缝地连接到一个DVI/ HDMI接口，以满足他们自己的特殊要求。