原创 Vivado仿真UVM

2021-12-24 09:35 3011 12 12 分类: FPGA/CPLD 文集: 工具使用
1.修改仿真配置
在Settings->Simulation->
1.1Target simulator为默认配置Vivado Simulator
1.2在以下位置修改配置
Compliation->xsim.compile.xvlog.more.options* 添加以下配置
-L UVM
Elaboration->vcs.elaborate.xelab.more_options*中添加以下配置
-L UVM -timescale 1ns/1ps
Simulation->xsim.simulate.xsim.more_options*中添加以下配置
-testplusarg UVM_TESTNAME=my_test -testplusarg UVM_VERBOSITY=UVM_LOW

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