原创 Vivado仿真UVM

2021-12-24 09:35 746 4 4 分类: FPGA/CPLD 文集: 工具使用
1.修改仿真配置
在Settings->Simulation->
1.1Target simulator为默认配置Vivado Simulator
1.2在以下位置修改配置
Compliation->xsim.compile.xvlog.more.options* 添加以下配置
-L UVM
Elaboration->vcs.elaborate.xelab.more_options*中添加以下配置
-L UVM -timescale 1ns/1ps
Simulation->xsim.simulate.xsim.more_options*中添加以下配置
-testplusarg UVM_TESTNAME=my_test -testplusarg UVM_VERBOSITY=UVM_LOW

文章评论0条评论)

登录后参与讨论
相关推荐阅读
洋仔 2022-01-12 11:15
基于vcs+uvm+xilinx ip的仿真平台的半自动化搭建
1. 总体概述1.1软件环境   系         统:ubuntu 18.04&nbs...
洋仔 2021-12-23 17:30
Vivado调用VCS仿真
1.编译仿真库Tools->Compile Simulation Libraries在Simulator executable path中添加vcs 仿真器可执行文件的位置2.修改仿真配置在Setti...
洋仔 2021-07-06 15:40
Vivado的一些tcl命令记录(待补充)
1.Report Clock Networks  report_clock_networks -name {network_1}2.分析设计中逻辑级数的分布  report_des...
洋仔 2020-08-26 13:49
Block ram or Distributed ram
声明一个reg数组,编译器是生成distributed ram还是生成block ram?如果我想让编译器综合成block ram,该如何做?下面总结一下xilinx 与 altera两家的方法。1....
洋仔 2020-07-09 10:23
DFI Update的原理与实现(转)
DDR3 SDRAM物理层(PHY)的控制器(PUB)内置了DDL VT补偿与I/O阻抗校准功能,这两个功能可在DFI Update请求中由控制器触发完成,或者是PHY触发完成。DFI Update接...
我要评论
0
4
1
2
3
4
5
6
7
8
9
0
关闭 热点推荐上一条 /4 下一条