原创 FPGA的DDR II接口电路研究

最近由于项目需求要做一块FPGA的核心板，外设很少，具体如下：DDR II， Nor Flash，LCD
，当然还有配置电路和电源模块。根据项目需求，FPGA采用 Altera
Cyclone III EP3C10F256，DDR II 是Micron MT47H16M16 ,Flash 是Spansion公司。

以前我接触过的项目都是用ASIC挂DDR II Memory，用FPGA做DDR II Interface还是头一次，心想区别应该不大吧。于是从Altera的官网down了相关资料，其中有Cyclone III EP3C120的 视频开发板的原理图，大喜过望。这块开发板是用于高清视频处理的，高清视频码流很大，而且要能够实时处理，以往的SDRAM 是不能满足需求的。这块板挂了5颗 DDR II Memory，组成72bit的 数据位宽。

仔细研究开发板的DDR II模块电路，发现所有DDR II 相关的信号通过一个56 ohm电阻都上拉至1.8v，除时钟信号外。DDR II 不是支持ODT 功能吗，为什么官方的开发板还要用端接电阻？带着这个疑问，本人查找了大量资料，终于有所小成，先归纳下。

设计一个成功的DDR II接口电路，要从如下几个方面考虑：

a、           
DDR
II的端接匹配原理；

b、          
VREF和VTT如何产生，还有布线；

c、           
Address
/ CMD/ Data/ Clock 布线。

今天就写到这吧。