原创 Range must be bounded by constant expressions
wdata[i*8+7:i*8]
在verilog中，冒号前后都有变量，这种语法上是不支持的。
可以换种写法 ：wdata[i*8+7-：8] ，这样也是选择从 wdata[i*8]到wdata[i*8+7] 这8bits。
在verilog中，冒号前后都有变量，这种语法上是不支持的。
可以换种写法 ：wdata[i*8+7-：8] ，这样也是选择从 wdata[i*8]到wdata[i*8+7] 这8bits。
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