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用户442058
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用户442058
2014-1-12 21:45
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PART3 代码风格 引子中提到的那个设计,已经基本完成了。优化后,电路工作的时钟频率提升了一倍左右,还是有明显效果的。 ...
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用户442058
2014-1-12 20:55
abc
PART4 高速电路的设计方法 在上一个部分中,说明了几种自己总结的利于设计出高速电路的代码风格。这里其实暗含着下 ...
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用户442058
2014-1-12 09:58
【way to timing closure】PART5 结语
关于前一段时间优化电路速度工作的总结到这里就结束了。 其实之前还打算通过使用位置约束,将各个模块约束在较小的范围内,以使 EDA 软件实现出更优化的电 ...
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fpga
用户442058
2014-1-12 09:57
【way to timing closure】PART4 高速电路的设计方法
在上一个部分中,说明了几种自己总结的利于设计出高速电路的代码风格。这里其实暗含着下面这样的场景:电路已经设计好了,而且已经很棒,只是需要用风格 ...
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fpga
时序收敛
用户442058
2014-1-1 12:50
【way to timing closure】PART1 引子
原来的引子不知道为什么不见了,补上。 第一次做比较大型的设计,结果真的很悲剧。 布局布线以后,静态时序分析的结果和自己 ...
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时序收敛
用户442058
2013-12-31 10:00
【way to timing closure】PART3 代码风格
引子中提到的那个设计,已经基本完成了。优化后,电路工作的时钟频率提升了一倍左右,还是有明显效果的。 在通向时序收敛的路途中,Xilinx的 ...
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hdl
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关键路径
用户442058
2013-12-31 09:59
Verilog HDL 中的有符号数
今天有一个学弟问我 Verilog 中 reg(或 wire)是否加 signed 关键字的区别。回答他之后,总结如下。其实, 两者的区别和计算机中有符号数和无符号数的区 ...
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有符号数
用户442058
2013-12-31 09:57
【way to timing closure】PART2 综合选项设置
这里想说一下我对综合选项的设置。设置的依据是ISE的帮助,网上的资料,以及自己的理解。请大家能为我指正设置得不合理的地方。 没有提及的选项采 ...
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xst
用户442058
2013-12-7 12:53
Range must be bounded by constant expressions
来自 http://bbs.eetop.cn/thread-398143-1-1.html 中, xxxyyy114 的回答。 wdata 在verilog中,冒号前后都有变量,这种语法上是不支持的。 ...
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用户442058
2013-11-30 16:52
如何在Modelsim中添加Xilinx的仿真库
转载至 宁负如来不负卿 http://l.zhang.sd.blog.163.com/blog/static/11891153120095247582221/ 在使用Modelsim进行前仿时,出现: ** Error: ...
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ise
用户442058
2013-11-25 16:39
FPGA型号的意义
Altera FPGA 以Stratix IV系列的「EP4SGX230KF40C2」为例。 EP4S:Stratix IV系列。 GX:Stratix IV ...
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用户442058
2013-11-18 19:25
modelsim仿真ISE工程时出现# ** Error: (vlog-19) Failed to access library 'rtl_work' at "
转载自 FPGA乐园 http://blog.sina.com.cn/s/blog_6e394a3d0101722o.html 通常情况下一台电脑上即装有ISE,又装有quartus ii且二者的仿真 ...
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