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原创【way to timing closure】PART1 引子

 2014-1-1 12:50  1549 15 19 分类: FPGA/CPLD 文集: Way to timing closure

原来的引子不知道为什么不见了，补上。

第一次做比较大型的设计，结果真的很悲剧。

布局布线以后，静态时序分析的结果和自己的预期相差很远，和综合后XST的估值也相差很远。时延里面，route时延占了绝大部分（logic占20%，route占80%）。

恶补了一些资料，给自己的设计总结了三个可能的问题：有些控制信号的扇出太大，没有做位置约束，不好的代码风格。

决定在这里记录自己通向时序收敛的过程。这不是一条平坦的路吧。

fpga 时序收敛

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文章评论（4条评论）

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用户1758924 2014-8-24 23:15

学习了！

yichunscp_439799587 2014-8-18 13:21

这一条路走下来，就只能写写招聘简章了。

用户1642361 2014-8-18 08:54

空谈，单片机，Linux哪一个不是靠项目熬出来的。一项工作，不是一个简单的流程和书单。

用户450216 2014-5-14 08:24

您说的很对但社会是现实的什么都不会没没法立柱的

用户1242848 2014-3-8 22:43

这是要当老师？有必要学那么多？要当个全才才是合格工程师？是否是一个合格的工程师，和你所在的公司、岗位有关，尤其和你所做的产品有关。在所专注的领域深入进去，深入理解所在的行业，能给公司带来利润，这才是合格的工程师。做个全才，什么都会，什么都是蜻蜓点水，也就是能把简历写起来好看，不中用。上述那几点，无论是硬件，还是linux，还是单片机裸跑，都足以让每个人深入10几年。

用户377235 2014-3-2 10:33

赞一个

repairamp_290627299 2014-3-1 18:57

很详细，不错

用户442058 2014-1-15 13:32

哈。。应该的

用户403664 2014-1-15 09:37

因为你补上了撒~

用户442058 2014-1-3 13:13

哈？为啥谢我

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