原创
【way to timing closure】PART1 引子
原来的引子不知道为什么不见了，补上。
第一次做比较大型的设计，结果真的很悲剧。
布局布线以后，静态时序分析的结果和自己的预期相差很远，和综合后XST的估值也相差很远。时延里面，route时延占了绝大部分（logic占20%，route占80%）。
恶补了一些资料，给自己的设计总结了三个可能的问题：有些控制信号的扇出太大，没有做位置约束，不好的代码风格。
决定在这里记录自己通向时序收敛的过程。这不是一条平坦的路吧。
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