原创 Verilog hdl 任务与函数

2009-9-18 14:40 2987 11 11 分类: FPGA/CPLD

函数 :                                                                     任务:


1.能调用另一个函数,但不能                             1.能调用另一个任务,也能调用另


调用另一个任务。                                                  一个函数。


2.在0时刻执行                                                       2.可以在0时刻执行 


3.不能含有任何延迟,事件或者                         3.可以包含延迟,事件或者时序控


时序控制声明语句(如wait)                                 制声明


4.至少有一个输入变量,可以有多个                 4.可以没有或者有多个(input),输出


输入变量 ,不能有输出变量和双向变量               和双向(inout)变量


5.只能有一个返回值                                             5.不能返回任何值,但可以通过


                                                                                  output和inout变量传递多个值

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