原创 大家提的一些问题的答复

最近刚忙完一个老逻辑项目的优化工作，把性能提升了一倍。节后马上又要开始一个新项目，难度很大，带宽有10G，6月份就要完工。估计元旦后的空闲时间又不多了，请大家谅解。

to riple：时序分析和约束是一个非常基本和非常重要的工作，不过牵涉面比较大，今天就不说了，下一个专题就仔细讲讲。

to  wyc：也不是绝对的，不过GCLK是专门设计用来接时钟信号的，GCLK管脚可以直接接入全局时钟网络，时延最小且固定，相对于其他管脚而言，GCLK是更好的选择。如果可能，尽可能把逻辑工作时钟接到GCLK管脚上。

to  etu：count＝count＋1这种计数器分配方式是最常用的分频方式，原理上是没有问题的。不过在实际应用的时候一定要注意以下几个方面：

1）一定要用同步计数器；

2）时钟一定要走全局时钟网络或者局部时钟网络，以保证时钟信号到计数器的各个D触发器处的时延相同；

3）外部芯片对分频后的时钟有何要求？占空比有何要求？抖动有何要求？对于某些jitter要求小于100ps的情况，不要用简单的计数器分频。经过逻辑门处理后的时钟抖动都会逐级增加的。

4）还有一个比较容易疏忽的地方就是输出管脚。输出管脚的驱动能力设置的是否合适？驱动能力小了，在长距离传输后会导致高低电平不满足要求，输出能力过大，会产生振铃和台阶，导致错误的触发。

5）在对时钟精度要求高的场合，建议采用逻辑芯片内部提供的PLL或者DLL来分频，并尽可能通过PLL专用输出管脚或者DDIO来输出。

to  tony1290：altera和xilinx的芯片各有特色，但在平常的逻辑设计中，只要不牵涉到QDR SRAM、SERDES等高速应用，我觉得这两种芯片都没有太大差别。工具软件方面，quartus ii和ISE各有特色，建议有机会都用用。在我看来，只有具体的芯片报价差别才是最重要的，谁的便宜我就用谁的，呵呵

to  yangss2006：真的很抱歉，平时晚上基本都在加班，公司是不准使用QQ的。自从2003年开始，我就基本上没有用过QQ了。不过没有关系，你有甚么问题，尽管在我的blog上提问好了。HPI接口我曾经在1999年用过，不过当初还没有开始做逻辑设计，当时在做单板硬件，用的是5410和5409。HPI接口不复杂，相对于PCI、POS-PHY、SPI4.2等来说，非常简单。FSM的设计要点其实就是你要把整个流程想清楚，并把所有的状态变化和异常处理都考虑清楚，然后画出一个状态机的状态迁移图，接着想清楚每个状态之间跳转的条件是甚么，每个状态中应该做什么。都想清楚且没有疑问后，OK，一半工作已经搞定了，剩下的就是用Verilog或者VHDL把它实现了。按照这个流程来操作，你会发现写FSM其实很简单的。