原创 有问题大家发邮件给我吧!

2007-8-14 00:46 3643 7 10 分类: FPGA/CPLD

现在预计到9月底也没有太多的时间写blog文章了。


计划赶不上变化啊,由于需求变更,现在我是指导上板调试一个版本,编码调试一个临时版本,指导设计一个新版本。每个版本的代码行都有35K,彻底晕菜……。


具体实现的功能类似CISCO的netflow,不知道大家知不知道。呵呵,机密内容,具体的就不说了。


有问题的话大家请直接发邮件给我,已经有3个网友给我发邮件请教了。不过我看邮件的频率不高,回复可能不及时,请大家谅解。


10月份估计会有段时间不忙,到时候会专门出一系列文章仔细讲述一下静态时序分析,还会对主流的外部RAM接口的设计和时序分析进行讲解。

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文章评论3条评论)

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用户1327813 2009-6-19 16:26

可以加我qq吗?215991405

用户1327813 2009-6-19 16:25

站长你好:请问你有做过HPI协议吗? 我现在要用CPLD实现HPI接口控制一个CY7C67300,不知道HCNTL0和HCNTL1输入到CPLD有什么用?因为这两个信号已经另外输入到CY7C67300了?难道是同步吗?

用户14076 2007-12-17 23:49

站长人真是好,我入FPGA这行也有1年多了,总是感觉入的不深 希望能多多交流!以后会常来看,希望这里越搞越好!

用户1459210 2006-11-3 09:30

nice@
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用户61970 2007-06-10 23:13
好久没有上来,给大家先道个谦
现在这个项目实在是累人,进度紧、难度大就不说了,还经常发生需求变动,幸好不是大的变动,不然真的要死人了……终于在本周完成了所有的代码和UT,统计结果吓了一跳,居然总代码行数到了6W多。由于时间太近,U...
用户61970 2007-02-04 22:36
静态时序分析:Tsu、Tco
首先需要注意的是,这里讨论的都是静态时序分析。所谓静态时序分析,就是只针对FPGA内部布线后生成的实际布线结果来计算理论时序,同时采用的模型为理论模型。静态时序分析并不能完全分析和解决实际运行中的所有...
用户61970 2007-01-10 22:47
问题答复
to yangss2006:我的邮箱:fy2kdonews@yahoo.com.cn,欢迎大家发邮件。init_flag信号是FPGA来产生的吗?如果是,可以用下面的方式来产生:always @( p...
用户61970 2007-01-01 23:32
大家提的一些问题的答复
最近刚忙完一个老逻辑项目的优化工作,把性能提升了一倍。节后马上又要开始一个新项目,难度很大,带宽有10G,6月份就要完工。估计元旦后的空闲时间又不多了,请大家谅解。to riple:时序分析和约束是一...
用户61970 2006-12-11 23:13
希望大家在回复中多提问题
最近2周一直在忙一个逻辑优化工作,总共写了5000多行,外加所有的单元仿真和系统仿真。好累!现在要做系统仿真和上板测试了,估计最近2周晚上也没有空来更新了。另外,请大家在回复中提出自己关心的问题,我可...
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