原创 希望大家在回复中多提问题

2006-12-11 23:13 4224 11 15 分类: FPGA/CPLD

最近2周一直在忙一个逻辑优化工作,总共写了5000多行,外加所有的单元仿真和系统仿真。好累!


现在要做系统仿真和上板测试了,估计最近2周晚上也没有空来更新了。


另外,请大家在回复中提出自己关心的问题,我可以在后续的文章中一一答复。这样也有针对性一些。不然,我就怕写的太泛泛了。


逻辑设计是一门实践的学科,很多经验和技巧是要在实际的设计中去发现和积累的。


感谢大家的支持!请大家继续关注我的blog,多谢!

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文章评论4条评论)

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用户1184241 2007-1-18 11:53

顶一个

楼主多写一点时序分析和约束方面的心得 学习一下

用户80002 2006-12-16 18:23

请问,FPGA工作是否必须在GCLK上加一时钟源?ep1k30的芯片有两个专用时钟引脚,怎么用?谢谢

ash_riple_768180695 2006-12-13 18:01

to fy2k:写一些时序分析的原理和约束方面的文章吧

用户1053025 2006-12-12 10:31

谢谢!太好啦!!!

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用户61970 2007-08-14 00:46
有问题大家发邮件给我吧!
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用户61970 2007-06-10 23:13
好久没有上来,给大家先道个谦
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用户61970 2007-02-04 22:36
静态时序分析:Tsu、Tco
首先需要注意的是,这里讨论的都是静态时序分析。所谓静态时序分析,就是只针对FPGA内部布线后生成的实际布线结果来计算理论时序,同时采用的模型为理论模型。静态时序分析并不能完全分析和解决实际运行中的所有...
用户61970 2007-01-10 22:47
问题答复
to yangss2006:我的邮箱:fy2kdonews@yahoo.com.cn,欢迎大家发邮件。init_flag信号是FPGA来产生的吗?如果是,可以用下面的方式来产生:always @( p...
用户61970 2007-01-01 23:32
大家提的一些问题的答复
最近刚忙完一个老逻辑项目的优化工作,把性能提升了一倍。节后马上又要开始一个新项目,难度很大,带宽有10G,6月份就要完工。估计元旦后的空闲时间又不多了,请大家谅解。to riple:时序分析和约束是一...
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