原创 FPGA设计要点之四:逻辑仿真

2006-12-5 22:47 4198 9 13 分类: FPGA/CPLD

Hehe, 今天用了个手写板, 感觉还不错,虽然速度慢,但是可以练习写字,老用键盘都不会写字了。


仿真是FPGA设计中必不可少的一步。没有仿真,就没有一切。


仿真是一个单调而繁琐的工作,很容易让人产生放弃或者偷工减料的念头。这时一定要挺住!


仿真分为单元仿真、集成仿真、系统仿真。


单元仿真:针对每一个最小基本模块的仿真。单元仿真要求代码行覆盖率、条件分支覆盖率、表达式覆盖率必须达到100%!这三种覆盖率都可以通过MODELSIM来查看,不过需要在编译该模块时要在Compile option中设置好。


集成仿真:将多个大模块合在一起进行仿真。覆盖率要求尽量高。


系统仿真:将整个硬件系统合在一起进行仿真。此时整个仿真平台包含了逻辑周边芯片接口的仿真模型,以及BFM、Testbench等。系统仿真需要根据被仿真逻辑的功能、性能需求仔细设计仿真测试例和仿真测试平台。系统仿真是逻辑设计的一个大分支,是一门需要专门学习的学科。


困了,今天就不多写了。希望大家多提问题,这样针对性更强些。

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文章评论4条评论)

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用户61970 2007-8-14 00:41

注意哦,是BFM,不是DFM!

用户61937 2007-7-23 21:37

应当是DFM:design for manufacture吧

ash_riple_768180695 2006-12-12 09:02

逻辑设计=综合+仿真+时序分析。我们这个版就缺少一些时序分析的内容了。博主一定抽空写一些这样的文章吧。投一票。

用户1053025 2006-12-6 09:56

顶一下再说。写得相当好!
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用户61970 2007-08-14 00:46
有问题大家发邮件给我吧!
现在预计到9月底也没有太多的时间写blog文章了。计划赶不上变化啊,由于需求变更,现在我是指导上板调试一个版本,编码调试一个临时版本,指导设计一个新版本。每个版本的代码行都有35K,彻底晕菜……。具体...
用户61970 2007-06-10 23:13
好久没有上来,给大家先道个谦
现在这个项目实在是累人,进度紧、难度大就不说了,还经常发生需求变动,幸好不是大的变动,不然真的要死人了……终于在本周完成了所有的代码和UT,统计结果吓了一跳,居然总代码行数到了6W多。由于时间太近,U...
用户61970 2007-02-04 22:36
静态时序分析:Tsu、Tco
首先需要注意的是,这里讨论的都是静态时序分析。所谓静态时序分析,就是只针对FPGA内部布线后生成的实际布线结果来计算理论时序,同时采用的模型为理论模型。静态时序分析并不能完全分析和解决实际运行中的所有...
用户61970 2007-01-10 22:47
问题答复
to yangss2006:我的邮箱:fy2kdonews@yahoo.com.cn,欢迎大家发邮件。init_flag信号是FPGA来产生的吗?如果是,可以用下面的方式来产生:always @( p...
用户61970 2007-01-01 23:32
大家提的一些问题的答复
最近刚忙完一个老逻辑项目的优化工作,把性能提升了一倍。节后马上又要开始一个新项目,难度很大,带宽有10G,6月份就要完工。估计元旦后的空闲时间又不多了,请大家谅解。to riple:时序分析和约束是一...
用户61970 2006-12-11 23:13
希望大家在回复中多提问题
最近2周一直在忙一个逻辑优化工作,总共写了5000多行,外加所有的单元仿真和系统仿真。好累!现在要做系统仿真和上板测试了,估计最近2周晚上也没有空来更新了。另外,请大家在回复中提出自己关心的问题,我可...
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