原创 Verilog语法

7．  写testbench一些常见的保留字

$display(“print_word_value = %d”, print_word_value);    // 与C语言类似

$display(“%h, %o”, 12’b1101_0100_0111);    // 结果是 0xD47和o6507

$monitoron;    // 监控开始

$mointor($time, “rxd = %b”, “txd = %b”, rxd, txd);    // 打印当前时刻的监控值

$monitoroff;

$finish;    // 仿真结束

$readmemb(“数据文件名”, 存储器名);     // 把数据读入到当前指定的存储器内

rand_data = {random} % 60;    // 产生-59到59之间的随机数

8．  比较下面代码，分别综合出什么，可能出现什么问题

module dff_en(I_en, I_data, I_clock, O_data);

input  I_clock;

input  I_en;

input  I_data;

output O_data;

reg   R_data;

assign O_data = R_data;

always @(I_clock)

begin

        if (I_en == 1) R_data <= I_data;

end

endmodule

有以下告警（用synplify综合）

（1）       Incomplete sensitivity list - assuming completeness

（2）       Referenced variable I_en is not in sensitivity list

（3）       Referenced variable I_data is not in sensitivity list

（4）       Latch generated from always block for signal

如果改always @(I_clock)为always @(posedge I_clock)就可以避免，并产生一个带使能的DFF

9．逻辑综合结果是什么？

module mux2s1(I_sel, I_a, I_b, O_c, O_d)

    input I_sel, I_a, I_b;

    output O_c, O_d;

    reg R_c;

    reg R_d;

    assign O_c = R_c;

    assign O_d = R_d;

    always @(I_sel, I_a, I_b)

    begin

        case (I_sel)

            1'b0: R_c = I_a;    // 综合出latch

            1'b1: R_d = I_b;    // latch

        endcase

    end

endmodule

该逻辑将产生锁存器。

10．同一个物理电路的行为仿真与结构模块的仿真的区别

       结构仿真是：对电路的逻辑网表验证