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esad0 2009-9-21 17:43
人体感应传感器模块
价格10元,5000起。 red ==vcc blue == GND BLACK == SIGNAL 无人高电平,有人触摸变低电平
esad0 2009-9-18 18:16
PM50 调试笔记
//**************************************** #define  CLK_PM50  PORTAbits.RA3 #define  DATA_PM50  PORTAbits.RA4 #define  O1_PM50    PORTAbits. ...
esad0 2009-9-17 21:15
在PCB上写汉字 的软件
  1、https://static.assets-stash.eet-china.com/album/old-resources/2009/9/17/44c1e6ae-1991-44cc-95b7-5bdd4da8996f.rar解压后将此文件放入C盘 2、在 ...
esad0 2009-9-13 09:42
atm proteus 仿真
esad0 2009-9-12 07:32
ATM 防护门 专利外观设计
大图请看相册中的。 1 该安全舱整体采用防暴设计,门体采用防弹或防暴玻璃,防风防尘、遮光避雨。 2 (防尾随)功能只允许单人进入该安全防护舱,有效保护 ...
esad0 2009-9-3 20:56
乐天玛特超市二店
C9 + G20(G21)
esad0 2009-8-30 08:55
ModelSim 仿真全加器
module adder1 (a,b,ci,so,co); input a,b,ci; output so,co; assign{so,co} = a+b+ci; endmodule //-------------------------------测试程序 module adde ...
esad0 2009-8-25 14:39
分频器
module frequency(fre_count ,f,out,clk,rst_n); input clk,rst_n; input f;   // 进来的频率 input fre_count;   //分频的倍数 output out ;       ...
esad0 2009-8-25 08:37
5人表决器
module vote(fiveman,out,clk,rst_n); input clk; input rst_n; input fiveman; output out; reg fiveman_r; reg count; reg out_r; always @ (posedge c ...
esad0 2009-8-22 17:07
Verilog HDL 结构说明语句
在“always”模块内,逻辑是按照指定的顺序执行的。 “always”块内的语句称为顺序语句,这些语句是完全按照书写的顺序来执行。 “always”模块之间,是同时 ...
esad0 2009-8-22 14:37
黄岛书店
https://static.assets-stash.eet-china.com/album/old-resources/2009/8/13/7a32f2a4-103e-4b19-b0b2-45650764eb98.rar 馆陶路 1个 ,f5,(抽屉板程序 ...
esad0 2009-8-22 13:14
cpld 时序仿真时延的困惑
今天用TimeQuest 仿真时,发现时延长的出奇。编译的型号EPM240/C5 ,数据手册上说引脚到引脚的时延是3.6~4.5ns.  仿真如下图: always@(posedge clk) ...
esad0 2009-8-21 15:37
16位乘法算法消耗资源的比较
今天看到书上有个8位乘法,是用加法原理累加而成,一时兴起,和cpld组的16位乘法移位原理比较了一下。 当8*8乘法时,消耗了134个LE;程序如下: 用CPLD组的1 ...
esad0 2009-8-20 11:15
cpld 学习有感安装注意 和学习笔记
1 从网上下载的Quartus ii 如果不破解有30天的试用期,但是编译生不成下载文件。既.pof文件。 2 如何运行着Quartus 进行破解,破解会不成功。必须关闭Quartus后 ...
esad0 2009-8-17 12:51
串口下载数码管显示 4+8
CPLD学习笔记 使用学习板 ,组合试验 串口9600下载,ascii码(0,1,2,3......A,B,C,D,E,F 9600 波特率 下载,接收到,在2 个led上显示出来,同时将接收到的 ...
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