用户1122702的文章-第4页-面包板社区

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用户1122702 2009-2-15 12:09: Avalon-MM读时序设置之Read Wait分析; SOPC Builder 利用 Avalon 总线协议建立外设与 NiosII 的通信，最直接的好处是，它省去了 FPGA 开发人员编写 NiosII 与外设连接的 TOP Entity 的 ...; 6873 7 1 8

用户1122702 2009-2-13 20:09: 掌控全局时钟网络资源; 全局时钟驱动整个 FPGA 的单元模块，但是相对 LC ， M9K ，全局时钟资源很少，所以需要合理的分配。哪些信号会消耗全局时钟网络呢？外部输入或者 ...; 10563 9 20 29

用户1122702 2009-1-15 21:01: 同步时序约束之INPUT_DELAY详解; 最近听 Altera 的 FAE 说：“以后 Altera 器件会慢慢转变为只支持 TimeQuest 时序分析工具”。虽然 TimeQuest 已经出来很久，但始终没有仔细研究过 ...; 8203 8 12 20

用户1122702 2009-1-11 23:23: For...Loop可综合性分析; VHDL 的循环语句有三种： for 循环、 while 循环和无限循环 loop end loop ，实际上， 1oop…end loop 可以看作是循环条件永远为真的 while ...; 4882 4 1 5

用户1122702 2009-1-11 22:02: FPGA教程之频率; 每个 CPU 都有一个工作频率， FPGA 也不例外（当然，只有你的设计应该是时序逻辑），那该频率是根据什么形成的呢？首先，我们来分析 16-bit 计 ...; 5745 6 2 8

用户1122702 2009-1-11 21:39: FPGA教程之LUT与逻辑的联系; 一般低成本的 FPGA （如 Cyclone 系列， Spartan 系列）由 4 输入的 LUT 表完成组合逻辑的功能，即相当于一个 16bit 存储空间， 4bit地址输入，1 ...; 7737 9 3 12

用户1122702 2009-1-2 22:03: AlteraFPGA使用通用SPIFlash; Altera器件有EPCS系列配置器件，其实，这些配置器件就是我们平时通用的SPIFlash，据AlteraFAE描述：“EPCS器件也是选用某家公司的SPIFlash，只 ...; 8533 6 5 11

用户1122702 2008-12-28 22:28: 老鼠歪传; 胖胖的评委眯缝着眼睛，砸吧着嘴： “ 这芙蓉鸡片味精味儿太重，松鼠鱼还不够酥脆 ……” ，看着电视里的美食家，小歪深深地叹了口气，它也是位美食家，不 ...; 4107 4 1 5

用户1122702 2008-12-28 12:34: 在Windows下配置编辑VHDL的EMACS; 工作两年来，一直使用 UE 做为自己的编辑软件，但是需要编辑及检索的代码量越来越大， UE 已经提襟见拙了。近两天来，一直在 Google 上查询合 ...; 5917 4 4 8

用户1122702 2008-12-26 20:06: Modelsim协同SystemC仿真; 最近工作日渐清闲，有时间和精力学习 SystemC 了，其实网络上有很多比较 SystemC 和 SystemVerilog 之间哪个好的争论，我也有选择的苦恼， ...; 5985 9 5 14

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