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用户1122702
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关键名词解释: 编译单元(compilation unit):SystemVerilog 源代码的集合 编译单元域(compilation-unit scope):即编译单元的本地 ...
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用户1122702
2015-12-13 22:15
可综合的SystemVerilog:参数化函数/任务
在Verilog中,参数化模块被广泛应用。参数可重新定义保证模块的可配置性及可复用性。但是,函数及任务并无法像模块一样被参数化,减弱了Verilog的描述化 ...
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用户1122702
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基于SOPC下RapidIO调试方法
RapidIO的一个难点在于地址转换方法,即将远端的Memory映射到当前Avalon-MM总线,所以地址需要一个转换过程——Local Avalon-MM-RapidIO Addr-Remote Avalon ...
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用户1122702
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用户1122702
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用户1122702
2010-4-9 17:40
【译】Rapid System Prototyping with FPGAs——5.2.3
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用户1122702
2010-4-9 17:32
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用户1122702
2010-4-9 17:29
【译】Rapid System Prototyping with FPGAs——5.2.1
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【译】Rapid System Prototyping with FPGAs——5.1
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