用户1122702的文章-第2页-面包板社区

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用户1122702 2010-3-3 21:04: 大冲搬迁随想; 搬家随想搬家随想大冲要搬迁了，在这一群体里面诞生出来的“亿元户”，“千万户”，再到钉子户，总能 ...; 2335 8 2 10

用户1122702 2010-2-23 14:46: EDK环境编译错误一例【1】; EDK环境编译错误一例【1】 (by wind330) Question : 在ise工程下有***.xmp文件，生成mpmc控制器，作为工程的 ...; 4362 7 0 7

用户1122702 2010-2-4 16:33: ImpulseC的几点说明; ImpulseC的几点说明 (by Wind330) 最近学习了ImpulseC，最后也在开发板上实践了一把，确实比较好用，效 ...; 2554 9 2 11

用户1122702 2009-12-15 17:09: ISE工程保存的快捷方法; 保存ISE工程的快捷方法 (by Wind330) TortiseSVN是Subversion的图形化操作接口，使版本控制变成一件轻 ...; 4832 6 1 7

用户1122702 2009-12-5 21:07: Altera FIFO使用注意事项; Altera FIFO使用注意事项 (by Wind330) 使用两年多的Altera器件，总觉得自己对FIFO这类简单的Core已经是 ...; 9801 7 6 13

用户1122702 2009-12-4 10:42: BUFGMUX使用注意事项; BUFGMUX使用注意事项 (by Wind330) 有时我们的系统有多路异步数据源经过FPGA片选后，再进入至数据处理 ...; 9752 12 1 13

用户1122702 2009-11-27 22:36: FPGA时序分析快速入门文档; Xilinx Timing Constraints http://www.xilinx.com/support/documentation/sw_manuals/xilinx11/ug612.pdf Altera TimeQuest Cookbook http://www.altera.c ...; 3418 5 3 8

用户1122702 2009-11-27 14:41: FPGA增量编译入门文档; FPGA增量编译入门文档 (by Wind330) FPGA器件门数越来越多，所需的编译时间也随之增长，尤其是对个人PC ...; 4770 6 0 6

用户1122702 2009-11-19 17:25: 两个不同的I2C Slave的比较; 两个不同的I2C Slave的比较 (by wind330) 工作过程中总是不断地运用现有的技术和代码，也不断地在丢弃有缺陷的 ...; 5505 4 9 13

用户1122702 2009-11-3 14:42: Spartan-3e的布线资源; 术语解释 CLB：4 Slices； Tile：Switch Matrix + 功能单元（如CLB、IOB、DCM）；下图所示：或者Multiple Switch Matrices + 功能单元（如BRAM、Multiplier ...; 2946 4 0 4

用户1122702 2009-10-29 15:16: SVN问题及解决方法; Q1：当输入SVN命令时，出现如下信息“svnserve.conf:12: Option expected”？ A1：修改svnserve.conf时，去掉anon-access和auth-access的注释‘#’的同时也要把 ...; 3567 3 0 3

用户1122702 2009-10-27 15:59: 如何在Emacs下使用SVN; 在FPGA领域工作三年多来，主要就是学习代码编写，时序，FPGA架构等基础知识，从来都没有涉及系统工程方面的知识，原因有二： 1. 工作一直都是一个人，爱咋整咋整 ...; 5734 6 0 6

用户1122702 2009-10-19 14:54: 使用Makefile执行Modelsim的各项功能; Makefile文件，在以前看来一直是软件开发人员需要具备的基本功，每当我鼓起勇气想学习嵌入式驱动时，看到那大量的驱动文件夹里面的各种各样的文件，以及嵌入式 ...; 5552 6 4 10

用户1122702 2009-10-17 15:01: Xilinx RLOC约束说明; RLOC Description RLOC is a basic mapping and placement constraint. It is also a synthesis constraint. Relative location (RLOC) constraints group logi ...; 5530 4 0 4

用户1122702 2009-10-17 14:57: Xilinx BEL约束说明; BEL Description BEL is an advanced placement constraint. It locks a logical symbol to a particular BEL site in a slice. BEL differs from LOC in that ...; 6006 6 0 6

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