用户1656991的文章-第2页-面包板社区

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用户1656991 2009-9-21 13:20: 李敖：中日关系不舒服却不得不服; 作者：李敖台湾是中国的睾丸，急了会操刀 ...; 1822 5 0 5

用户1656991 2009-9-21 13:19: 关于EDA--Quartus仿真; 在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意,虽然按F1可以了解关于该警告的帮助,但有时候帮助解释的仍然不清楚,大家群 ...; 3540 3 1 4

用户1656991 2009-9-21 13:18: 关于约束，时序分析的问题汇总; 很多人发贴，来信询问关于约束、时序分析的问题，比如：如何设置setup，hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某 ...; 2662 5 3 8

用户1656991 2009-9-21 13:18: Not operational: Clock Skew > Data Delay解决办法; 由时钟歪斜大于数据延迟从而导致保持时间不满足引起的，解决的方法有：（1）检查你的设计中有没有编译工具无法自动识别的时钟信号（如内部产生的门控时钟）， ...; 3313 4 0 4

用户1656991 2009-9-21 13:17: 锁存器.触发器.寄存器; 触发器：flipflop，锁存器：latch，寄存器：register 锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，尽当锁存器 ...; 2331 2 0 2

用户1656991 2009-9-21 13:09: 网友：二战至今，中国从未战胜日本; 1945年8月，日本在吃下山姆大叔给的两颗“定心丸”后，于8月15日宣布无条件投降。如果没有太平洋战争，没有美国的参战，中国几乎没有翻身的机会。反过来讲，日本 ...; 2157 5 1 6

用户1656991 2009-9-17 22:33: NCEO管脚设置不对而出现的错误; 如何解决Q2的“Error: Can't place multiple pins assigned to pin location Pin_AE24 (IOC_X65_Y2_N2)”？在对Quartus II工程编译时出现了如下的错误信息 ...; 2587 3 0 3

用户1656991 2009-8-24 15:26: 宏块与宏块对（附图）; 宏块与宏块对（附图）假设 A、B 是上下相邻的两个 MB：在非宏块对的情况下：A、B宏块序号不连续，相差图像一行宏块个数。即按光栅扫描顺序编号。在 ...; 2220 4 0 4

用户1656991 2009-7-16 13:33: 在modelsim中仿真rom初始化文件; 在modelsim中仿真rom初始化文件，（注意：下载后将后缀名.pdf删除然后解压缩即可); 2547 6 0 6

用户1656991 2009-7-16 13:27: PLL在MODELSIM SE中的仿真步骤; PLL 在 MODELSIM SE中的仿真步骤; 2239 4 0 4

用户1656991 2009-7-15 13:50: 如何使用ModelSim作前仿真与后仿真? (SOC) (Quartus II) (ModelSim; Abstract 本文介紹使用ModelSim做前仿真，並搭配Quartus II與ModelSim作後仿真。 Introduction 使用環境：Quartus II 8.1 + ModelSim-Altera 6.3g 由 ...; 3346 6 1 7

用户1656991 2009-7-9 15:26: 如何保证RTL设计与综合后网表的一致性; 如何保证RTL设计与综合后网表的一致性时间:2007-06-29 来源: 作者:王振国点击： 657 字体大小:【大中小】文章 ...; 2785 3 0 3

用户1656991 2009-7-8 14:01: 如何使用ModelSim對Megafunction或LPM作仿真? (SOC) (MegaCore); Abstract 在FPGA開發中，常會用到Altera所提供的Megafunction與LPM加速開發，這要如何使用ModelSim作仿真呢? Introduction 使用環境：Quartus II 8.1 + ...; 2902 2 0 2

用户1656991 2009-7-8 14:00: 如何使用Verilog將YCbCr轉RGB? (SOC) (Verilog) (DE2-70); Abstract 由於不少視訊設備採用的是YCbCr信號(如DVD、DV)，但VGA使用的RGB信號，若要將input結果經過影像處理後，output在VGA，就必須將YCbCr信號轉成RGB才可 ...; 3629 6 0 6

用户1656991 2009-7-8 13:59: 如何使用SignalTap II觀察reg與wire值? (SOC) (Verilog) (Quar; Abstract 撰寫Verilog時，雖然每個module都會先用ModelSim或Quartus II自帶的simulator仿真過，但真的將每個module合併時，一些不可預期的『run-time』問題可 ...; 2564 5 0 5

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