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用户1856144 2015-12-13 10:06: FIFO 同步、异步以及Verilog代码实现; FIFO 很重要，之前参加的各类电子公司的逻辑设计的笔试几乎都会考到。 FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普 ...; 713 6 0 6

verilog

用户1856144 2015-12-5 11:16: 脉冲边沿检测（verilog）; 1,源代码 module edge_jiance(clk , ps2_clk, pos_ps2_clk,, neg_ps2_clk, rst_n ); input clk, ps2_clk, rst_n; output pos_ps2_clk, ...; 805 2 0 2

verilog

用户1856144 2015-12-2 12:36: 乘法器的组合逻辑设计与时序逻辑设计; 一、组合逻辑实现 1、源代码 module mult8(outcome, a, b); parameter size =16; input a,b; output outcom ...; 1103 1 1 2

verilog乘法器实现

用户1856144 2015-11-30 21:10: FPGA控制DM9000A进行以太网数据收发的Verilog实现（2）; 初始化模块 DM9000A正常工作需要在上电后对内部寄存器进行初始化，该过程通过FPGA对DM9000A外部控制总线和数据总线的读写操作完成。具体流程如下所 ...; 1820 4 1 5

fpga

用户1856144 2015-11-30 21:06: FPGA控制DM9000A进行以太网数据收发的Verilog实现; 本文为实现高速数据的实时远程传输处理,提出了采用FPGA直接控制DM9000A进行以太网数据收发的设计思路，实现了一种低成本、低功耗和高速率的网络传输功能，最 ...; 959 1 1 2

fpga

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