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Hoki 2017-1-11 17:35: LX9开发板呼吸灯实现; 对LX9开发板硬件评测后，从这一节开始真正进入FPGA开发的世界。很多开发板的例程中必有跑马灯实验，老跑马也没意思，咱来把新潮的，整一个呼吸灯。呼吸灯最 ...; 2315 21 0 21

Hoki 2017-1-11 16:47: LX9的microblaze配置; 虽然XC6SLX9芯片资源比较少，但是嵌一个microblaze还是搓搓有余的，这一节就来评测一下在XC6SLX9上microblaze的配置。有两种方法配置microblaze，一是在ISE ...; 2346 27 0 27

Hoki 2017-1-11 16:32: zynq评测; Zynq芯片是业界第一款在FPGA中集成ARM核的芯片，由FPGA的发明者xilinx公司推出的。Zynq严格来说不能以FPGA来定义它，因为其是以处理器为中心的平台，能够在单芯 ...; 3188 34 0 34

Hoki 2017-1-11 16:19: u-boot; Zyny芯片启动加载分为3步： 1. 芯片上电启动，首先读取BootROM中的程序，初始化一些必要的外设，然后根据专用引脚电平判断该从何处启动first stage Bootloa ...; 2475 25 0 25

Hoki 2017-1-11 16:09: 基于zynq的交叉编译平台; Zynq芯片的最大特点是其集成了双ARM Cortex-A9处理器，因此zynq的应用基本是以这个ARM核为核心，再配合FPGA逻辑作为协处理器，几乎能实现所有较复杂的应用。并 ...; 2845 27 0 27

Hoki 2017-1-11 15:54: u-boot image生成; 这节介绍一下如何生成u-boot image文件，在SDK软件中点击Xilinx Tools→Create Boot Image工具即可生成，但是生成image文件需要首先集齐3个文件：u-boot.elf、s ...; 2786 27 0 27

Hoki 2017-1-11 15:36: Linux内核编译; 这节介绍以下如何生成基于zynq芯片的linux内核，使用Digilent公司的linux内核编译工具。首先需要做一下准备工作： 1. 在Linux环境中建立交叉编译环境AR ...; 1485 14 0 14

Hoki 2017-1-11 15:22: BRAM和DSP间的纠缠(一); Xilinx公司的FPGA中不仅有“成吨”的逻辑资源(slice)，另外存储器、I/O、时钟和集成式IP资源也非常丰富，笔者在设计中经常使用Block RAM(BRAM)、DSP资源，灵活 ...; 3040 19 0 19

Hoki 2017-1-11 15:20: BRAM和DSP间的纠缠(二); 在“BRAM和DSP间的纠缠(一)”中介绍了Xilinx FPGA中BRAM和DSP的使用，可能大家会奇怪为什么博文标题中会有“纠缠”二字，那在本文中将会详细道来。笔者在FP ...; 2518 14 0 14

Hoki 2017-1-11 15:15: FPGA功耗的那些事儿; 在项目设计初期，基于硬件电源模块的设计考虑，对FPGA设计中的功耗估计是必不可少的。笔者经历过一个项目，整个系统的功耗达到了100w，而单片FPGA的功耗估计得 ...; 4302 18 0 18

Hoki 2017-1-11 14:56: 跨时钟域处理; 时钟对于FPGA就像我们的心脏，时刻控制着“跳动”的频率以及“血液”的流速；时钟域好比通过心脏的血液血型，不同血型的血液会产生排斥作用。在设计中建议时钟 ...; 1472 18 0 18

Hoki 2017-1-11 14:47: 1. UCF to XDC (Timing Constraints in Vivado); Vivado软件相比于ISE的一大转变就是约束文件，ISE软件支持的是UCF(User Constraints File)，而Vivado软件转换到了XDC(Xilinx Design Constraints)。XDC主要基于 ...; 5955 14 0 14

Hoki 2017-1-11 14:40: 2. Timing Basics(Timing Constraints in Vivado); 在深入讲解XDC约束前，先介绍一下基本的时序约束、分析的概念。 Timing Path: 图1中包含了主要的时序分析路径：输入端口到FPGA内部时序单元的路 ...; 1835 18 0 18

Hoki 2017-1-11 14:33: 3. Define Clocks(Timing Constraints in Vivado); Vivado进行时序分析，对时钟的约束是必不可少的，设计中的时钟可分为一下几种： Primary Clocks 主时钟 Generated Clocks 衍生时钟 Virtual C ...; 1966 18 0 18

Hoki 2017-1-11 14:14: 4. Clock Groups(Timing Constraints in Vivado); 在第一节介绍过XDC与UCF的不同之处：Vivado会分析所有XDC约束时钟间的时序路径。通过set_clock_groups约束不同的时钟组(clock group)，Vivado在时序分析时，当s ...; 3605 13 0 13

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