Hoki的文章-第2页-面包板社区

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Hoki 2017-1-11 14:03: 5. Constraining Input Delay (Timing Constraints in Vivado); Timing Constraints in Vivado系列博文已有了一定的进展，经过上两节的介绍，约束设计中的时钟后，Vivado已能完成基本的时序分析。在第二节“Timing Basics ...; 7154 16 0 16

Hoki 2017-1-11 13:50: 6. Input Delay Constraints实例一(Timing Constraints in Vivado); 在《5. Constraining Input Delay》博文中，深入讲解了如何分析输入端口到FPGA内部时序单元的路径，并且对input delay进行约束。这一节介绍input delay约束实例 ...; 1558 14 0 14

Hoki 2017-1-11 13:46: 7. Input Delay Constraints实例二(Timing Constraints in Vivado); 有很多学习FPGA的童鞋对时序约束和分析都处于懵懂的状态，笔者也是经历了漫长的过程才对时序有了一定的认识，现在写Timing Constraints in Vivado系列博文也是 ...; 1897 17 0 17

Hoki 2017-1-11 13:27: 8. Constraining Ouput Delay (Timing Constraints in Vivado); FPGA内部时序单元到输出端口的路径也需要约束其output delay，如图1所示框图。图1 约束output delay的命令是set_output_delay，具体的参数如下： ...; 1709 16 0 16

Hoki 2017-1-11 13:21: 9.Output Delay Constraints实例(Timing Constraints in Vivado); 本节讲解一下output delay的实例。依旧是Ethernet PHY和FPGA的接口，框图如图1所示，其中TX接口，MII管理接口输出方向需要output delay约束。图1 TX ...; 1848 16 0 16

Hoki 2017-1-11 11:50: 10. Multicycle Paths (Timing Constraints in Vivado); 之前博文中分析的时序路径基本都是在单时钟周期内进行分析，source clock和destination clock是紧挨的两个时钟沿，可以说是最严格的情况。而一些情况下，可以放 ...; 1136 17 0 17

Hoki 2017-1-11 11:44: 11. Multicycle Paths Constraints实例I(Timing Constraints in Vi; 本节通过实例介绍一下多时钟周期路径(multicycle paths)的约束方法。如图1中结构，主时钟fast_clk，时钟频率250MHz；时钟使能信号div_by_two，由主时钟2分 ...; 1056 13 0 13

Hoki 2017-1-11 11:03: 12. False Path (Timing Constraints in Vivado); 在FPGA设计中，并不是所有的路径都需要做时序分析，称之为假路径（false path），比如有些路径在正常工作时并没有实现具体的逻辑功能，或者一些测试阶段使用的 ...; 6476 15 0 15

Hoki 2017-1-11 10:49: 【MAX10评测】（一）晒单; 好啦，晒单完毕！; 843 16 0 16

Hoki 2017-1-11 10:39: 【MAX10评测】（二）评测环境; 开篇对MAX10 FPGA评估套件做了下晒单，此篇开始正式对套件进行评测。首先是评测环境的搭建：硬件平台：计算机： Thinkpad T430 处理器：In ...; 1611 18 0 18

Hoki 2017-1-11 10:26: 【MAX10评测】（三）参考设计; 此篇开始正式对套件进行评测，先拿官方提供的参考设计练练手，在上一篇博文中给出了参考设计链接： https://cloud.altera.com/devstore/board/max-10-fpga-eval ...; 1016 17 0 17

Hoki 2017-1-11 10:06: 【MAX10评测】（四）配置I -- 单映像; 一般FPGA属于易失性芯片，类似于RAM，芯片上的数据和程序在掉电后不会保留，上电后程序需要从外部非易失性芯片加载，如EPCS系列芯片，也可以通过FPGA上JTAG接口 ...; 1142 19 0 19

Hoki 2017-1-10 18:05: 【MAX10评测】（五）配置II -- 双启动; 在上篇“配置I”中介绍了MAX 10 FPGA的内部配置，并且对单映像配置过程做了演示，此篇继续配置这个主题，介绍双映像配置过程： --------------------------- ...; 1983 15 0 15

Hoki 2017-1-10 17:28: 【MAX10评测】（七）功耗实测; MAX 10系列FPGA的电源供电配置可分为两类：单电源供电和双电源供电 ● 单电源供电器件 MAX 10单电源供电器件仅需要使用一个3.0 V或3.3 V外部电源，作为VC ...; 1526 15 0 15

Hoki 2017-1-10 17:17: UltraEdit使用之函数列表显示; 笔者主要用UltraEdit写Verilog HDL代码，尝试过Vim，用的比较生疏没坚持下来；尝试过Notepad+，Sublime Text 3，都感觉一般，其实主要原因还是用UE习惯了，产生 ...; 4515 15 0 15

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