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Hoki 2016-4-29 13:34: 【博客大赛】UltraEdit使用之函数列表显示; 笔者主要用 UltraEdit 写Verilog HDL代码，尝试过 Vim ，用的比较生疏没坚持下来；尝试过 Notepad+ ， Sublime Text 3 ，都感觉一般，其实主要原因还是用UE ...; 2953 20 1 21

博客大赛 ultraedit

Hoki 2015-7-16 13:33: 【博客大赛】【MAX10评测】（一）晒单; 好啦，晒单完毕！; 1355 22 2 24

博客大赛 max10

Hoki 2015-7-16 13:33: 【博客大赛】【MAX10评测】（二）评测环境; 开篇对 MAX10 FPGA 评估套件做了下晒单，此篇开始正式对套件进行评测。首先是评测环境的搭建： 1. 硬 ...; 1653 16 4 20

博客大赛 max10

Hoki 2015-7-16 13:32: 【博客大赛】【MAX10评测】（四）配置I -- 单映像; 一般 FPGA 属于易失性芯片，类似于 RAM ，芯片上的数据和程序在掉电后不会保留，上电后程序需要从外部非易失性芯片加载 ...; 1816 17 2 19

博客大赛 max10

Hoki 2015-7-16 13:29: 【博客大赛】【MAX10评测】（五）配置II -- 双启动; 在上篇 “ 配置 I ” 中介绍了 MAX 10 FPGA 的内部配置，并且对单映像配置过程做了演示，此篇继续配置这个主题，介绍双映像配置过 ...; 3530 23 5 28

博客大赛 max10

Hoki 2015-7-16 13:29: 【博客大赛】【MAX10评测】（七）功耗实测; MAX 10 系列 FPGA 的电源供电配置可分为两类：单电源供电和双电源供电 ● 单电源供电器件 ...; 2746 28 11 39

博客大赛 max10

Hoki 2015-3-1 16:26: 【博客大赛】【MAX10评测】（三）参考设计; 此篇开始正式对套件进行评测，先拿官方提供的参考设计练练手，在上一篇博文中给出了参考设计链接： https://cloud.altera.com/d ...; 1415 20 0 20

博客大赛 max10

Hoki 2014-5-5 13:20: 【博客大赛】12. False Path (Timing Constraints in Vivado); 在 FPGA 设计中，并不是所有的路径都需要做时序分析，称之为假路径（ false path ），比如有些路径在正常工作时并没有实现具体的逻辑 ...; 3658 27 0 27

博客大赛 path false

Hoki 2014-4-29 17:13: 【博客大赛】11. Multicycle Paths Constraints实例I(Timing Constraints in Vivado); 本节通过实例介绍一下多时钟周期路径 (multicycle paths) 的约束方法。如图 1 中结构，主时钟 fast_clk ，时钟频率 ...; 3042 22 1 23

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Hoki 2014-4-28 10:49: 【博客大赛】10. Multicycle Paths (Timing Constraints in Vivado); 之前博文中分析的时序路径基本都是在单时钟周期内进行分析， source clock 和 destination clock 是紧挨的两个时钟沿，可以说是最严格 ...; 2127 22 0 22

博客大赛 vivado xdc

Hoki 2014-4-22 11:00: 【博客大赛】9.Output Delay Constraints实例(Timing Constraints in Vivado); 本节讲解一下 output delay 的实例。依旧是 Ethernet PHY 和 FPGA 的接口，框图如图 1 所示，其中 TX 接口， MII 管理接口输出 ...; 2704 22 0 22

博客大赛 xdc

Hoki 2014-4-18 08:24: 【博客大赛】8. Constraining Ouput Delay (Timing Constraints in Vivado); FPGA 内部时序单元到输出端口的路径也需要约束其 output delay ，如图 1 所示框图。图 1 约束 output d ...; 2640 20 0 20

博客大赛 xdc

Hoki 2014-4-13 20:26: 【博客大赛】7. Input Delay Constraints实例二(Timing Constraints in Vivado); 有很多学习 FPGA 的童鞋对时序约束和分析都处于懵懂的状态，笔者也是经历了漫长的过程才对时序有了一定的认识，现在写 Timing Constraint ...; 2328 24 0 24

博客大赛 input delay xdc

Hoki 2014-4-13 12:53: 【博客大赛】6. Input Delay Constraints实例一(Timing Constraints in Vivado); 在《 5. Constraining Input Delay 》博文中，深入讲解了如何分析输入端口到 FPGA 内部时序单元的路径，并且对 input delay 进 ...; 3011 22 0 22

博客大赛 input delay xdc

Hoki 2014-4-4 13:51: 【博客大赛】5. Constraining Input Delay (Timing Constraints in Vivado); Timing Constraints in Vivado 系列博文已有了一定的进展，经过上两节的介绍，约束设计中的时钟后， Vivado 已能完成基本的时序分析。 ...; 3316 21 4 25

博客大赛 vivado input_delay

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