原创 【博客大赛】10. Multicycle Paths (Timing Constraints in Vivado)

2014-4-28 10:49 2057 21 21 分类: FPGA/CPLD 文集: Timing Constraints in Vivado

       之前博文中分析的时序路径基本都是在单时钟周期内进行分析,source clockdestination clock是紧挨的两个时钟沿,可以说是最严格的情况。而一些情况下,可以放松这个分析条件,因此引入了多时钟周期路径(multicycle paths)的概念,如图1所示,data path中可能经过了N个时钟周期后,最终才采集数据。

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