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wrhwindboy 2011-5-21 06:40: 约束、时序分析的概念; 很多人询问关于约束、时序分析的问题，比如：如何设置setup，hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某部分组合逻 ...; 1493 6 0 6

wrhwindboy 2011-5-21 06:39: 静态时序分析（Static Timing Analysis）基础及应用（2）; 前言在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片（SOC）设计方式兴起。此一趋势使得如何确保IC品质成为今日所有设计从 ...; 2308 6 0 6

wrhwindboy 2011-5-21 06:37: 静态时序分析（Static Timing Analysis）基础与应用（1）; 前言在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片（SOC）设计方式兴起。此一趋势使得如何确保IC品质成为今日所有设计从业 ...; 1669 6 0 6

wrhwindboy 2011-5-21 06:36: 基于FPGA的抢答器设计; 抢答器在各类竞赛中的必备设备，有单路输入的，也有组输入方式，本设计以FPGA 为基础设计了有三组输入(每组三人)，具有抢答计时控制，能够对各抢答小组成绩进行 ...; 2041 9 0 9

wrhwindboy 2011-5-21 06:35: Verilog学习笔记; 一般认为 Verilog HDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL要强的多写了第一个verilog程序，是一个加法器内容如下 module adder ...; 1677 10 0 10

wrhwindboy 2011-5-21 06:33: 一个简单的总线轮询仲裁器Verilog代码; 下面这个是以输入信号作为状态机的转移条件，写得比较冗余： // // Verilog Module demo1_lib.bus_arbitor.arch_name // // Created: // by ...; 4844 6 0 6

wrhwindboy 2011-5-21 06:32: verilog 设计经验; 一、组合逻辑 1、敏感变量的描述完备性 Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在 always @(敏感电平 ...; 1806 9 0 9

wrhwindboy 2011-5-21 06:31: 怎样用modelsim做后仿真; 怎样用modelsim做后仿（编译工具采用quatus） step1：在qurtus改变编译选项： assignments－EDA tool setting:选择verilog还是vhdl。 step2 ...; 5844 5 0 5

wrhwindboy 2011-5-21 06:30: 消除状态机毛刺策略探讨; 随着EDA技术的高速发展，以大规模和超大规模器件FPGA/CPLD 为载体、以VHDL(硬件描述语言)为工具的电子系统设计越来越广泛。有限状态机(简称状态机)作为数字系统 ...; 1402 8 0 8

wrhwindboy 2011-5-21 06:29: Verilog HDL代码描述对状态机综合的研究; 1 引言 Verilog HDL作为当今国际主流的HDL语言,在芯片的前端设计中有着广泛的应用。它的语法丰富,成功地应用于设计的各个阶段：建模、仿真、验证和综 ...; 1688 8 0 8

wrhwindboy 2011-5-21 06:27: Verilog语言综合问题研究; 摘要：综合问题是FPGA设计过程中的关键环节，综合的结果就是系统设计的硬件结构，决定了系统的性能.文章通过RTI 电路模型来分析代码风格对综合结果的影响，介绍 ...; 1722 9 0 9

wrhwindboy 2011-5-21 06:25: Avalon总线！！！; Nios系统的所有外设都是通过Avalon总线与Nios CPU相接的，Avalon总线是一种协议较为简单的片内总线，Nios通过Avalon总线与外界进行数据交换。　　Avalon总线接 ...; 1285 6 0 6

wrhwindboy 2011-5-21 06:19: 时序是设计出来的！！（转）; 我的boss有在华为及峻龙工作的背景，自然就给我们讲了一些华为及altera做逻辑的一些东西，而我们的项目规范，也基本上是按华为的那一套去做。在工作这几个月中， ...; 1401 6 0 6

wrhwindboy 2011-5-21 06:15: 怎样才能学好Verilog HDL？; 工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的 ...; 2055 7 0 7

wrhwindboy 2011-5-21 06:13: 做数字逻辑真正的难点是什么？; 开门见山，逻辑设计的难点不在于RTL级代码的设计，而在于系统结构设计和仿真验证方面。目前国内对可综合的设计强调的比较多，而对系统结构设计和仿真验证方面似 ...; 1433 7 0 7

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